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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 저널정보
- 대한전자공학회 JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE Journal of Semiconductor Technology and Science Vol.22 No.4
- 발행연도
- 2022.8
- 수록면
- 234 - 243 (10page)
- DOI
- 10.5573/JSTS.2022.22.4.234
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Traps on Si/SiO₂ interface or Si substrate are a big source of variability that cause the mismatch of transistors’ performance and leads to failure. To have a comprehensive view of individual traps, causing random fluctuations, variable trap locations are considered on Si/SiO₂ interface and Si substrate. Each trap location is filled with a trap alternatively and simulated via Sentaurus TCAD at five different energy levels (0.35-0.55 eV with a difference of 0.05 eV). The electron charge pumping cycle is recorded to understand each trap"s dynamics. In this study, electron charge emission in low time, contributing to substrate current is considered as an indicator to estimate degradation in device performance. The specific value of charge emission in low time contributing to substrate current from an individual-specified trap, reveals the impact of that trap on device degradation. A special case is also discussed to calculate the threshold of failure time based on the accumulation of one femtocoulomb charge in the low time.
목차
Abstract
I. INTRODUCTION
II. SIMULATION APPROACH AND DEVICE MODEL
III. ELECTRON CHARGE PUMPING CYCLE
IV. ESTIMATED TIME TO START FAILURE BY AN INDIVIDUAL-SPECIFIED TRAP
V. CONCLUSIONS
REFERENCES
참고문헌 (20)
참고문헌 신청
Y. Wang et al., “Impact of random interface traps and random dopants in high-k /metal gate junctionless FETs,” IEEE Trans. Nanotechnol., vol. 13, no. 3, pp. 584-588, 2014, doi: 10.1109/TNANO. 2014.2312482.
J. S. Yoon, K. Kim, T. Rim, and C. K. Baek, “Performance and variations induced by single interface trap of nanowire FETs at 7-nm node,” IEEE Trans. Electron Devices, vol. 64, no. 2, pp. 339-345, Feb. 2017, doi: 10.1109/TED.2016. 2633970.
P. Andricciola, H. P. Tuinhout, B. De Vries, N. A. H. Wils, A. J. Scholten, and D. B. M. Klaassen, “Impact of interface states on MOS transistor mismatch,” Tech. Dig. - Int. Electron Devices Meet. IEDM, 2009, doi: 10.1109/IEDM.2009.5424239.
Y. Y. Chiu, Y. Li, and H. W. Cheng, “Correlation between interface traps and random dopants in emerging MOSFETs,” Int. Conf. Simul. Semicond. Process. Devices, SISPAD, pp. 291-294, 2011, doi: 10.1109/SISPAD.2011.6035026.
T. E. Chang, T. Wang, and C. Huang, “Mechanisms of Interface Trap-Induced Drair Leakage Current in Off-State n-MOSFET’s,” IEEE Trans. Electron Devices, vol. 42, no. 4, pp. 738-743, 1995, doi: 10.1109/16.372079.
J. S. Yoon, K. Kim, T. Rim, and C. K. Baek, “Performance and variations induced by single interface trap of nanowire FETs at 7-nm node,” IEEE Trans. Electron Devices, vol. 64, no. 2, pp. 339-345, Feb. 2017, doi: 10.1109/TED.2016. 2633970.
P. Andricciola, H. P. Tuinhout, B. De Vries, N. A. H. Wils, A. J. Scholten, and D. B. M. Klaassen, “Impact of interface states on MOS transistor mismatch,” Tech. Dig. - Int. Electron Devices Meet. IEDM, 2009, doi: 10.1109/IEDM.2009.5424239.
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