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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2020.1
- 수록면
- 235 - 242 (8page)
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This paper analyzes the effect of reduced output width of the truncated logarithmic multiplication and application to inferences using convolutional neural networks (CNNs). For small hardware overhead, output width is reduced in the truncated Mitchell multiplier, so that fractional bits in multiplication output are minimized in error-resilient applications. This analysis shows that when reducing output width in the truncated Mitchell multiplier, even though worst-case relative error increases, average relative error can be kept small. When adopting 8 fractional bits in multiplication output in the evaluations, there is no significant performance degradation in target CNNs compared to existing exact and original Mitchell multipliers.
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Z. Babic / 2008 / An Iterative Mitchell’s Algorithm Based Multiplier / Proc. of ISSPIT 2008 :303~308
Z. Babi´c / 2011 / An Iterative Logarithmic Multiplier / Microprocessors and Microsystems 35(1):23~33
S. Hashemi / 2015 / Drum : A Dynamic Range Unbiased Multiplier for Approximate Applications / Proc. of ICCAD :418~425
R. Zendegani / 2017 / Roba Multiplier : A Tounding-based Approximate Multiplier for High-speed yet Energy-efficient Digital Signal Processing / IEEE Trans. VLSI Systems 25(2):393~401
W. Liu / 2017 / Design of Approximate Radix-4Booth Multipliers for Error-tolerant Computing / IEEE Transactions on Computers 66(8):1435~1441
Z. Babi´c / 2011 / An Iterative Logarithmic Multiplier / Microprocessors and Microsystems 35(1):23~33
S. Hashemi / 2015 / Drum : A Dynamic Range Unbiased Multiplier for Approximate Applications / Proc. of ICCAD :418~425
R. Zendegani / 2017 / Roba Multiplier : A Tounding-based Approximate Multiplier for High-speed yet Energy-efficient Digital Signal Processing / IEEE Trans. VLSI Systems 25(2):393~401
W. Liu / 2017 / Design of Approximate Radix-4Booth Multipliers for Error-tolerant Computing / IEEE Transactions on Computers 66(8):1435~1441
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