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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2018.6
- 수록면
- 270 - 276 (7page)
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This paper presents a low area 256-point pipelined FFT architecture, especially for IEEE 802.16a WiMAX systems. Radix-24 algorithm and single-path delay feedback (SDF) architecture are adopted in the design to reduce the complexity of twiddle factor multiplication. A new cascade canonical signed digit (CSD) complex multipliers are proposed for twiddle factor multiplication, which has lower area and less power consumption than conventional complex multipliers composed of 4 multipliers and 2 adders. Also, the proposed cascade CSD multipliers can remove look-up table for storing coefficient of twiddle factors. In hardware implementation with Cyclone 10LP FPGA, it is shown that the proposed FFT design method achieves about 62% reduction in gate count and 64% memory reduction compared with the previous schemes.
목차
Abstract
1. Introduction
2. Design Consideration of FFT
3. Proposed FFT Design
4. Results and Comparison
5. Conclusion
REFERENCES
참고문헌 (8)
참고문헌 신청
[학술지(정기간행물)] - J. H. Kim / 2007 / Long-point FFT processing based on twiddle factor table reduction / IEICE Trans. Fundam. Electron. Commun. Comput. Sci. E90-A (11) : 2526 ~ 2532
[학술지(정기간행물)] - J. W. Cooley / 1965 / An algorithm for the machine calculation of complex Fourier series / Math. Comput. 19 (90) : 297 ~ 301
[학술대회논문] - S. He / 1998 / Designing pipeline FFT processor for OFDM (de) modulation / Proc. URSI Int. Symp. Signals. Syst., Electron. : 257 ~ 262
[학술지(정기간행물)] - J. Y. Oh / 2005 / New radix-2 to the 4th power pipeline FFT processor / IEICE trans. Electron. E88-C (8) : 1740 ~ 1746
[학술지(정기간행물)] - C. Wang / 2015 / A high-throughput low-complexity radix-22-22 -23 FFT/IFFT Processor with parallel and normal input/output order for IEEE 802.11ad systems / IEEE Trans. Very Large Scale Integr. (VLSI) Syst 23 (11) : 2728 ~ 2732
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