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논문 기본 정보

자료유형
학술저널
저자정보
박은평 (Mokwon University) 박종수 (Mokwon University)
저널정보
한국정보통신학회 한국정보통신학회논문지 한국정보통신학회논문지 제28권 제7호
발행연도
2024.7
수록면
887 - 890 (4page)
DOI
10.6109/jkiice.2024.28.7.887

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Although CNN shows high performance in the image recognition field, it has great disadvantages. They are to take a long time to perform machine learning due to a lack of system resources, and to consume a lot of power due to the great volume of computation. A convolution layer is a key element of convolutional neural network processing. This paper presents a convolution layer hardware using processing elements with a low-power multiplier. The low-power multiplier reduces the switching activity by increasing the exchange rate between the multiplier and multiplicand. The proposed convolution layer hardware was implemented on the Intel DE1-SoC FPGA Board using Verilog-HDL. The performance was verified by comparing the exchange rate with the existing multipliers when performing multiplications to process convolutional operations for the MNIST image database.

목차

ABSTRACT
Ⅰ. 서론
Ⅱ. 본론
Ⅲ. 실험결과
Ⅳ. 결론
REFERENCES

참고문헌 (7)

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