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정민영 (충북대학교) 이재흠 (충북대학교) 장영조 (한국기술교육대학) 정은구 (ETRI) 조경록 (충북대학교)
저널정보
한국콘텐츠학회 한국콘텐츠학회논문지 한국콘텐츠학회논문지 제18권 제1호
발행연도
2018.1
수록면
10 - 18 (9page)

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본 논문은 Xilinx FPGA(Field Programmable Gate Array)에 다운로드하는 비트스트림으로부터 FPGA의 리소스 중 하나인 LUT(Look Up Table)로직을 재합성하는 방법을 제안한다. 비트스트림과 디바이스 구조는 밀접한 관계가 있기 때문에, 비트스트림을 분석하기 위해서 FPGA디바이스 구조를 분석해야 한다. 동일한 네트리스트를 사용하여 여러 가지 로직을 합성하거나, 위치를 변경하면서 로직을 합성하는 등 다양한 상황, 여러 입력 변수에 대한 비트스트림과 FPGA 디바이스 구조를 비교분석해 비트스트림 구조를 파악한다. 분석된 비트스트림 구조와 다양한 논리함수의 비트스트림을 바탕으로 하나의 LUT에 대한 진리표를 구성하고, 구성된 LUT의 진리표와 제안한 알고리즘을 기반으로 LUT의 로직을 재합성 한다. 제안한 알고리즘은 LUT에 로직을 구현할 때 사용되는 입력 핀과 출력 핀을 결정할 수 있으며, FPGA에 다운로드 되는 비트스트림으로부터 게이트 레벨의 로직회로를 얻을 수 있었다.
#역공학 #LUT #비트스트림 #FPGA #Reverse Engineering #Bitstream

목차

요약
Abstract
Ⅰ. 서론
Ⅱ. 디바이스와 비트스트림 구조
Ⅲ. 비트스트림으로부터 로직 추출
Ⅳ. 결론
참고문헌

참고문헌 (8)

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[학술지(정기간행물)] - Jean-Baptiste / 2008 / From the bitstream to the netlist / FPGA 8 google schola [학술대회논문] - Benz, Florian / 2012 / Bil : A tool-chain for bitstream reverse-engineering / Field programmable logic and applications (FPL), 2012 22nd International Conference on. IEEE : 735 ~ 738 google schola [단행본] - Soni, Ritesh K. / 2013 / Open-Source Bitstream Generation for FPGAs / Virginia Tech google schola [인터넷자원] - / / https://www.xilinx.com/support/documentation /user_guides/ug470_7Series_Config.pdf google schola [인터넷자원] - / / https://www.xilinx.com/support/documentation /sw_manuals/xilinx2014_1/ug893-vivado-ide.pdf google schola

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