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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2017.10
- 수록면
- 832 - 835 (4page)
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본 논문은 고속 무선 데이터 통신을 위한 V-band 차동 저잡음 증폭기를 65-nm CMOS 공정을 이용하여 설계한 결과를 제시한다. 설계한 저잡음 증폭기는 3단 공통소스 구조이며, MOS 커패시터를 이용한 커패시턴스 중화 기법을 적용하였고, 트랜스포머를 이용하여 각 단의 임피던스 정합을 구현하였다. 제작한 저잡음 증폭기는 63 GHz에서 최대 이득 23 dB을 보이며, 3 dB 대역폭은 6 GHz이다. 제작한 칩의 크기는 패드를 포함하여 0.3 mm2이며, 1.2 V 공급 전원에서 32 mW의 전력을 소비한다.
목차
요약
Abstract
Ⅰ. 서론
Ⅱ. 회로 설계
Ⅲ. 측정 및 시뮬레이션 결과
Ⅳ. 결론
References
참고문헌 (6)
참고문헌 신청
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