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저자정보
Young Kwon Kim (Chonnam National University) Taesik Park (Mokpo National University) Jin Sung Lee (Chonnam National University) Geon Kim (Chonnam National University) Hui Jung Kim (Seoul National University) Young Pyo Cho (The KEPCO Research Institute) Young June Park (Seoul National University) Myoung Jin Lee (Chonnam National University)
저널정보
대한전자공학회 JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE Journal of Semiconductor Technology and Science Vol.17 No.5
발행연도
2017.10
수록면
709 - 716 (8page)
DOI
10.5573/JSTS.2017.17.5.709

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The FN-tunneling gate-current model for the three-dimensional recessed-channel structure including a geometrical effect is obtained. Further, the measurement results in the fabricated 60-nm DRAM chip are well fitted using our modeled simulation results in consideration of the cylindrical coordinate and the poly-depletion effect. As the recessed structure was scaled down to sub-50-nm technology with a very thin oxide thickness and a small radius, for which the reliability issues were considered, the geometrical effect seriously affected the memory-sensing margin. Our model presents a sound solution for the attainment of a fast and accurate FN-tunneling gate current to resolve the reliability issues of memory-cell transistors.
#Compact modeling #Fowler-Nordheim(FN) tunneling #recessed channel array transistor(RCAT)

목차

Abstract
I. INTRODUCTION
II. PROPOSED MODELING
III. RESULTS AND DISCUSSION
IV. CONCLUSION
REFERENCES

참고문헌 (20)

참고문헌 신청
F. Stern, “Self-Consistent Results Forn-Type Si Inversion Layers,” Physical Review B, vol.5, no.12, pp.4891?4899, 1972. S. Jin, Y. J. Park, H. S. Min “A Full Newton Scheme for the Coupled Schrodinger, Poisson, and Density-gradient Equations,” SISPAD, pp.295-298, 2005. F. Li, S. P. Mudanai, Y. Y. Fan, L. F. Register, and S. K. Banerjee, Physically Based Quantummechanical Compact Model of MOS Devices Substrate-injected Tunneling Current through Ultrathin (EOT /spl Sim / 1 nm) SiO/sub 2/ and High-/spl Kappa/ Gate Stacks, IEEE Transactions on Electron Devices. vol.53, no.5, 1096-1106, 2006. J. Y. Kim, C. S. Lee, S. E. Kim, I. B. Chung, Y. M. Choi, B. J. Park, J. W. Lee, et al, The Breakthrough in Data Retention Time of DRAM Using Recess-Channel-Array Transistor(RCAT) for 88 nm Feature Size and beyond, Symposium on VLSI Technology, Digest of Technical Papers, pp.11-12, 2003. S. W. Chung, S. D. Lee, S. A. Jang, M. S. Yoo, K. O. Kim, C. O. Chung, S. Cho, H. J. Cho, et al, Highly Scalable Saddle-Fin (S-Fin) Transistor for Sub-50nm DRAM Technology, Symposium on VLSI Technology, Digest of Technical Papers, pp.32-33, 2006.

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