링크 도선 길이를 고려한 고성능 비동기식 NoC 토폴로지 생성 기법

김상헌; 이재성; 이재훈; 한태희

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자료유형: 학술저널

저자정보: 김상헌 (성균관대학교) 이재성 (성균관대학교) 이재훈 (성균관대학교) 한태희 (성균관대학교)

저널정보: 대한전자공학회 전자공학회논문지 전자공학회논문지 제53권 제8호 (통권 제465호)

발행연도: 2016.8

수록면: 49 - 58 (10page)

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이 논문의 연구 히스토리 (2)

2017

Link-wirelength-aware Topology Generation for High Performance Asynchronous NoC Design : 링크 도선 길이를 고려한 고성능 비동기식 NoC 토폴로지 생성 기법

김상헌 IT융합 2017.01 학위논문

2016

링크 도선 길이를 고려한 고성능 비동기식 NoC 토폴로지 생성 기법

김상헌 , 이재성 , 이재훈 외 1명 전자공학회논문지 2016.08 학술저널

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어플리케이션 특성에 따라 링크 대역폭 요구량이 다양하게 분포하는 이종 (heterogeneous) 아키텍처 기반 네트워크-온-칩(Network-on-Chip, NoC) 설계에 있어 링크 지연 시간이 독립적으로 설정될 수 있는 비동기식 프로토콜을 적용할 경우 동기식 설계에 비해 성능 향상의 기회가 확대될 수 있다. 본 논문에서는 비동기식 NoC에서 각 링크의 대역폭 요구량과 도선 길이에 따른 지연 시간 모델을 제시하고 이를 최적화하는 simulated annealing (SA) 기법을 이용한 플로어플랜 기반 토폴로지 생성 알고리즘을 제안하였다. 생성된 토폴로지와 각 링크의 도선 길이를 기반으로 대응하는 도선 지연시간을 계산하고 로직 합성 단계를 거쳐 생성된 gate-level netlist와 표준지연시간 모델을 이용한 시뮬레이션을 통해 성능을 측정하였다. 링크 도선 길이를 고려하지 않은 일반적인 토폴로지 생성 알고리즘인 TopGen과 비교하여, 제안된 알고리즘이 다양한 어플리케이션 실험에서 평균 13.7% 지연 시간 단축 효과 및 처리량 측면 지표인 실행 시간에서 평균 11.8% 감소 효과가 있음을 확인할 수 있었다.

#Asynchronous Network-on-Chip (NoC) #Topology generation #High performance design

참고문헌 (20)

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[학술지(정기간행물)] - M. Krstic / 2007 / Globally Asynchronous, Locally Synchronous Circuits : Overview and Outlook / IEEE Design &Test of Computers 24 (5) : 430 ~ 441

[학술지(정기간행물)] - S. Hauck / 1995 / Asynchronous Design Methodologies : An Overview / Proceedings of the IEEE 83 (1) : 69 ~ 93

[학술지(정기간행물)] - A. Lines / 2004 / Asynchronous interconnect for synchronous SoC design / IEEE Micro 24 (1) : 32 ~ 41

[기타자료] - / 2012 / International Technology Roadmap for Semi-conductors / Semiconductor Industry Association

[인터넷자원] - IBM Research / / Introducing a Brain-Inspired Computer

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