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논문 기본 정보
- 자료유형
- 학위논문
- 저자정보
- 지도교수
- 한태희
- 발행연도
- 2017
- 저작권
- 성균관대학교 논문은 저작권에 의해 보호받습니다.
이용수1
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In designing heterogeneous architecture based application-specific network-on-chips (NoCs), the opportunities of performance improvement would be expanded when applying asynchronous on-chip communication protocol. This is because the wire latency can be configured independently considering the wirelength of each link. In this paper, we develop a delay model of link-wirelength in asynchronous NoC and propose a simulated annealing (SA)-based floorplan-aware topology generation algorithm to optimize link-wirelengths. Incorporating the generated topology and the associated latency values across all links, we evaluate the performance using the floorplan-annotated sdf (standard delay format) file and RTL-synthesized gate-level netlist. Compared to the TopGen, one of the general topology generation algorithms, the experimental results show that the average reduction in latency by 13.7% and in execution time by 11.8% on four applications.
목차
1. Introduction 12. Related works 53. Topology generation algorithm for link-wirelength optimization 73.1. Direction of link-wirelength optimization 73.2. The latency model in asynchronous NoC 103.3. The problem definition of link-wirelength optimization 133.4. Simulated annealing algorithm 143.5. SA-based topology generation algorithm 164. Experiment and Evaluation 215. Conclusion 27References 28Korean Abstract 31
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