Energy-efficient Custom Topology Generation for Link-failure-aware Network-on-chip in Voltage-frequency Island Regime

Chang-Lin Li; Jae-Chern Yoo; Tae Hee Han

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자료유형: 학술저널

저자정보: Chang-Lin Li (Sungkyunkwan University) Jae-Chern Yoo (Sungkyunkwan University) Tae Hee Han (Sungkyunkwan University)

저널정보: 대한전자공학회 JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE Journal of Semiconductor Technology and Science Vol.16 No.6

발행연도: 2016.12

수록면: 832 - 841 (10page)

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The voltage-frequency island (VFI) design paradigm has strong potential for achieving high energy efficiency in communication centric manycore system-on-chip (SoC) design called network-on-chip (NoC). However, because of the diminished scaling of wire-dimension and supply voltage as well as threshold voltage in modern CMOS technology, the vulnerability to link failure in VFI NoC is becoming a crucial challenge. In this paper, we propose an energy-optimized topology generation technique for VFI NoC to cope with permanent link failures. Based on the energy consumption model, we exploit the on-chip communication traffic patterns and characteristics of link failures in the early design stage to accommodate diverse applications and architectures. Experimental results using a number of multimedia application benchmarks show the effectiveness of the proposed three-step custom topology generation method in terms of energy consumption and latency without any degradation in the fault coverage metric.

#Voltage-frequency island #network-on-chip #link failure #custom topology generation #energy optimization

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[학술지(정기간행물)] - L. Benini / 2002 / Networks on Chips : A New SoC Paradigm / Computer 35 (1) : 70 ~ 78

[학술대회논문] - U. Y. Ogras / 2007 / Voltage-Frequency Island Partitioning for GALS-based Networks-on-Chip / Proceedings of the 44th ACM/IEEE Design Automation Conference : 110 ~ 115

[학술지(정기간행물)] - A. Demiriz / 2014 / Voltage Island based Heterogeneous NoC Design through Constraint Programing / Computers & Electrical Engineering 40 (8) : 307 ~ 316

[학술지(정기간행물)] - S. Vangal / 2008 / An 80-tile sub-100-W TeraFLOPS processor in 65-nm CMOS / IEEE Journal of Solid-State Circuits 43 (1) : 29 ~ 41

[학술지(정기간행물)] - K. Goossens / 2005 / Æthereal Network on Chip : Concepts, Architectures, and Implementations / IEEE Design &Test of Computers 22 (5) : 414 ~ 421

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