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저자정보
Sang-Yun Kim (Sungkyunkwan University) Juri Lee (Sungkyunkwan University) Hyung-Gu Park (Sungkyunkwan University) Young Gun Pu Jae Yong Lee (Hubilon) Kang-Yoon Lee (Sungkyunkwan University)
저널정보
대한전자공학회 JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE Journal of Semiconductor Technology and Science Vol.15 No.4
발행연도
2015.8
수록면
506 - 517 (12page)

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This paper presents a 1.248 Gb/s ? 2.918 Gb/s low-power receiver MIPI-DigRF M-PHY with a fully digital frequency detection loop. MIPI-DigRF M-PHY should be operated in a very short training time which is 0.01 μs the for HS-G2B mode. Because of this short SYNC pattern, clock and data recovery (CDR) should have extremely fast locking time. Thus, the quarter rate CDR with a fully digital frequency detection loop is proposed to implement a fast phase tracking loop. Also, a low power CDR architecture, deserializer and voltage controlled oscillator (VCO) are proposed to meet the low power requirement of MIPI-DigRF M-PHY. This chip is fabricated using a 0.11 μm CMOS process, and the die area is 600 μm x 250 μm. The power consumption of the receiver is 16 mW from the supply voltage of 1.1 V. The measured lock time of the CDR is less than 20 ns. The measured rms and peak jitter are 35.24 Ps<SUB>p-p</SUB> and 4.25 Ps<SUB>rms</SUB> respectively for HS-G2 mode.
#MIPI-DigRF M-PHY #low-power #clock and data recovery (CDR) #fully digital frequency detection loop #fast phase tracking loop #bandwidth switching

목차

Abstract
I. INTRODUCTION
II. MIPI-DIGRF M-PHY RECEIVER ARCHITECTURE
III. BUILDING BLOCKS
IV. EXPERIMENTAL RESULTS
V. CONCLUSIONS
REFERENCES

참고문헌 (14)

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[학술지(정기간행물)] - K. Hu / 2010 / A 0.6 mW/Gb/s, 6.4–7.2 Gb/s Serial Link Receiver Using Local Injection-locked Ring Oscillators in 90 nm CMOS / IEEE J. Solid-State Circuits 45 (4) : 899 ~ 908 google schola [학술지(정기간행물)] - J.-K. Kim / 2009 / A Fully Integrated 0.13-mm CMOS 40-Gb/s Serial Link Transceiver / IEEE J. Solid-State Circuits 44 (5) : 1510 ~ 1521 google schola [학술지(정기간행물)] - K.-L. J. Wong / 2004 / A 27-mW 3.6-Gb/s I/O Transceiver / IEEE J. Solid-State Circuits 39 (4) : 602 ~ 612 google schola [학술대회논문] - S. Lee / 2009 / A 2.7 Gbps & 1.62 Gbps Dual-mode Clock and Data Recovery for DisplayPort in 0.18 CMOS / Proc. IEEE Int. SOC Conf : 179 ~ 182 google schola [학술지(정기간행물)] - K. Min / 2010 / A 1.62/2.7Gbps Clock and Data Recovery with Pattern Based Frequency Detector for DisplayPort / IEEE Transaction on Consumer Electronics 56 (4) : 2032 ~ 2036 google schola

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