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저자정보
Seokwon Choi (Kumoh National Institute of Technology) Pil-Ho Lee (Kumoh National Institute of Technology) Jin-Wook Han (TLi) Sang-Dong Kim (Samsung Electronics) Young-Chan Jang (Kumoh National Institute of Technology)
저널정보
대한전자공학회 JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE Journal of Semiconductor Technology and Science Vol.20 No.1
발행연도
2020.2
수록면
29 - 40 (12page)
DOI
10.5573/JSTS.2020.20.1.029

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A receiver bridge chip, which supports both the D-PHY version 2.0 and the C-PHY version 1.1 specifications of the mobile industry processor interface (MIPI), is proposed to be used in a fieldprogrammable gate array (FGPA)-based frame grabber supporting the MIPI camera industry serial interface-2. The MIPI D-PHY receiver consists of four data lanes and one clock lane. Each data lane consists of a high-speed receiver with equalizer and a 1-to-8 deserializer including a byte detector for the parallel interface with the FPGA, and supports a data rate of 5 Gb/s/lane. The MIPI C-PHY receiver consists of three lanes. Each lane includes a current mirror amplifier-based high-speed receiver, a clock recovery with deglitch circuit, a 3-to-21 deserializer, and a 21-to-16 demapper, and supports a data rate of 3 Gsymbol/s/lane. The proposed receiver bridge chip supporting the MIPI D-PHY and C-PHY is implemented as a single chip using a 0.11-μm CMOS process with 1.2-V supply. The area of the single chip is 3.15 mm × 3.15 mm. The power consumption of the MIPI D-PHY and C-PHY is 157.5 mW and 265.8 mW, respectively.
#Receiver bridge chip #MIPI #D-PHY #C-PHY #deserializer #equalizer #clock recovery

목차

Abstract
I. INTRODUCTION
II. MIPI D-PHY AND C-PHY RECEIVER BRIDGE CHIP SUPPORTING CSI-2
III. CHIP IMPLEMENTATION AND MEASUREMENT RESULTS
IV. CONCLUSIONS
REFERENCES

참고문헌 (13)

참고문헌 신청
G. Balamurugan, et. al., “A scalable 5?15 Gbps, 14?75 mW low-power I/O transceiver in 65 nm CMOS,” IEEE J. Solid-State Circuits, vol. 43, no. 4, pp. 1010-1019, Apr. 2008. google schola E. J. Kim, et. al., “Unified dual mode physical layer for mobile CMOS image sensor interface,” IEEE Trans. Consumer Electronics, vol. 56, no. 3, pp. 1196-1203, Aug. 2010. google schola T. Tikka, et. al., “A 1.2 ? 6.4 GHz Clock Generator with a Low-Power DCO and Programmable Multiplier in 40-nm CMOS,” IEEE Int. Symposium on Circuit and Symtems, pp. 506-509, June. 2014. google schola MIPI Alliance, MIPI Alliance Specification for DPHY, version 2.0, Nov. 2015. google schola MIPI Alliance, MIPI alliance specification for CPHY, version 1.1, Dec. 2015. google schola

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