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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2013.10
- 수록면
- 25 - 32 (8page)
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고속 저전력 모바일 응용분야를 위한 1.8V 2-Gb/s scalable low voltage signaling (SLVS) 송신단을 제안한다. 제안하는 송신단은 데이터 전송을 위한 4-lane 송신단, 소스 동기 클록 방식을 위한 1-lane 송신단, 그리고 8-phase 클록 발생기로 구성된다. 제안하는 SLVS 송신단은 50 mV에서 650 mV의 출력 전압 범위를 가지며 고속 동작 모드와 저전력 모드를 제공한다. 또한, signal integrity를 개선하기 위한 출력 드라이버의 임피던스 교정 기법이 제안된다. 제안하는 SLVS 송신단은 1.8 V의 공급 전압을 가지는 0.18-μm 1-poly 6-metal CMOS 공정을 이용하여 구현된다. 구현된 SLVS 송신단의 데이터 jitter의 시뮬레이션 결과는 2-Gb/s의 데이터 전송속도에서 8.04 ps이다. 1-lane을 위한 SLVS 송신단의 면적과 전력소모는 각각 422 × 474μm2와 5.35 mW/Gb/s이다
목차
요약
Abstract
1. 서론
2. 제안하는 2-Gb/s SLVS 송신단
3. SLVS 송신단의 시뮬레이션 결과
4. 결론
References
참고문헌 (6)
참고문헌 신청
1. [학술지(정기간행물)] - K.-L. J. Wong / 2004 / A 27-mW 3.6-Gb/s I/O transceiver / IEEE J. Solid-State Circuits 39 (12) : 602 ~ 612
2. [학술지(정기간행물)] - G. Balamurugan / 2008 / A scalable 5–15 Gbps, 14–75 mW low-power I/O transceiver in 65 nm CMOS / IEEE J. Solid-State Circuits 43 (4) : 1010 ~ 1019
3. [학술지(정기간행물)] - J. Poulton / 2007 / A 14-mW 6.25-Gb/s Transceiver in 90-nm CMOS / IEEE J. Solid-State Circuits 42 (12) : 2745 ~ 2757
4. [학술지(정기간행물)] - B. Leibowitz / 2010 / A 4.3 GB/s Mobile Memory Interface With Power-Efficient Bandwidth Scaling / IEEE J. Solid-State Circuits 45 (4) : 889 ~ 898
5. [학술대회논문] - K. Kaviani / 2012 / A 0.4mW/Gb/s 16Gb/s near-ground receiver front-end with replica transconductance termination calibration / ISSCC Dig. Tech Papers : 132 ~ 133
2. [학술지(정기간행물)] - G. Balamurugan / 2008 / A scalable 5–15 Gbps, 14–75 mW low-power I/O transceiver in 65 nm CMOS / IEEE J. Solid-State Circuits 43 (4) : 1010 ~ 1019
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