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논문 기본 정보
- 자료유형
- 학술대회자료
- 저자정보
- 발행연도
- 1998.7
- 수록면
- 1,192 - 1,195 (4page)
이용수
이 논문의 연구 히스토리 (4)
1998
PLL을 이용한 750Mhz ~ l.lGhz Clock Generator
이원효
,
이수형
,
이숙윤
외 2명
한국통신학회 학술대회논문집
1998.07
학술대회자료
1 Ghz Clock 신호 복원을 위한 저전력 Phase-Frequency Detector ( A Low Power 1 Ghz Direct Comparable Phase-Frequency Detector )
이원효
,
이성대
,
정강민
대한전자공학회 학술대회
1998.01
학술대회자료
PLL을 이용한 100Mhz-750Mhz Clock 복원 회로 ( A PLL Based 100 MHz-750 MHz Clock Recovery Circuit )
이원효
,
이성대
,
정강민
대한전자공학회 학술대회
1998.01
학술대회자료
PLL을 이용한 750Mhz ~ 1.1Ghz Clock Generator ( A PLL-based Clock Generator with 750Mhz ~ 1.1Ghz Lock Range )
이원효
,
이수형
,
이숙윤
외 2명
한국통신학회 학술대회논문집
1998.01
학술대회자료
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목차
1. 서론
2. Phase-Frequency Detector의 설계
3. Voltage Controlled Oscillator의 설계
4. 실험 결과
5. 결과
참고 문헌
참고문헌 (0)
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PLL을 이용한 750Mhz ~ 1.1Ghz Clock Generator ( A PLL-based Clock Generator with 750Mhz ~ 1.1Ghz Lock Range )
한국통신학회 학술대회논문집
1998 .01
-
A PLL Based Clock Generator with 100Mhz ~ 750Mhz of Lock Range for microprocessors
ICEIC : International Conference on Electronics, Informations and Communications
1998 .08
-
A PLL Based Clock Generator With 100Mhz ~ 750Mhz of Lock Range for Microprocessors
ICEIC : International Conference on Electronics, Informations and Communications
1998 .01
-
PLL을 이용한 100Mhz-750Mhz Clock 복원 회로 ( A PLL Based 100 MHz-750 MHz Clock Recovery Circuit )
대한전자공학회 학술대회
1998 .01
-
PLL을 이용한 클럭발생기의 설계 ( A Design of a PLL-based Clock Generator )
대한전자공학회 학술대회
1997 .11
-
PLL을 이용한 클럭발생기의 설계
대한전자공학회 학술대회
1997 .11
-
고속 디지털 시스템을 위한 60MHz PLL의 설계 ( Design of 60 MHz PLL for high speed digital system )
대한전자공학회 학술대회
1995 .01
-
Fast Looking PLL with Fixed Response Time and Stability within Operating Range of 512MHz-1.92GHz
대한전자공학회 학술대회
2007 .05
-
A 0.625-1.2GHz Digital Clock Generator with One-cycle Lock Time
ITC-CSCC :International Technical Conference on Circuits Systems, Computers and Communications
2006 .07
-
A 10-Phase 270MHz 5000ppm Spread Spectrum Clock Generator
대한전자공학회 ISOCC
2008 .11
-
50MHz~600MHz의 동작 주파수 범위를 갖는 CMOS Charge Pump PLL 설계
한국통신학회 학술대회논문집
2004 .07
-
5GHz 4-Phase Integer-N All-Digital PLL의 설계
대한전자공학회 학술대회
2012 .11
-
10 to 250MHz of Lock Range 0.4um Triple-Well CMOS PLL
대한전자공학회 학술대회
1997 .01
-
Clock Recovery를 위한 Charge Pump Pll의 설계 ( Design of Charge Pump PLL for Clock Recovery )
대한전자공학회 학술대회
1996 .07
-
A 4 Clock Cycle 64X64 Multiplier with 60 MHz Clock Frequency
KITE JOURNAL OF ELECTRONICS ENGINEERING
1991 .01
-
저 전력 시스템을 위한 파워다운 구조를 가지는 이중 전하 펌프 PLL 기반 클록 발생기
전자공학회논문지-SD
2005 .11
-
A 1.25 GHz Low Power Multi-phase PLL Using Phase Interpolation between Two Complementary Clocks
JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE
2015 .12
-
A Design of the PLL for Clock Recovery in MPEG Systems
JTC-CSCC : Joint Technical Conference on Circuits Systems, Computers and Communications
1995 .01
-
마이크로프로세서 응용에 적합한 새로운 구조의 위상/주파수 검출기를 가지는 50 to 150MHz PLL
대한전자공학회 학술대회
1999 .11
이 논문의 저자 정보
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