지원사업
학술연구/단체지원/교육 등 연구자 활동을 지속하도록 DBpia가 지원하고 있어요.
커뮤니티
연구자들이 자신의 연구와 전문성을 널리 알리고, 새로운 협력의 기회를 만들 수 있는 네트워킹 공간이에요.
논문 기본 정보
- 자료유형
- 학술대회자료
- 저자정보
- 발행연도
- 2007.5
- 수록면
- 317 - 320 (4page)
이용수
초록· 키워드
오류제보하기
Programmable divider와 programmable current mirror를 이용하여 512MHz에서 1.92GHz의 output clock을 가지는 chanel spacing은 128MHz인 다중 클락 발생기를 제안하였다. 제안된 phase locked loop는 모든 output frequency에서 동일한 loop bandwidth와 damping factor를 가지며 따라서 동일한 response time과 stability를 얻었다. 또한 loop bandwidth를 크게 설계하여 locking time을 1.1μsec로 줄였다. 1.8V의 동작 전압에서 wide operation range를 가지며 0.18-μm CMOS공정을 사용하여 설계하였다. Reference clock은 16MHz이며 전체 PLL power consumption은 1.28GHz에서 17.28mW이다.
목차
요약
Abstract
Ⅰ. 서론
Ⅱ. SYNTHESIZER ARCHITECTURE
Ⅲ. Simulation result
Ⅳ. 결론
감사의 글
참고문헌
참고문헌 (0)
참고문헌 신청함께 읽어보면 좋을 논문
논문 유사도에 따라 DBpia 가 추천하는 논문입니다. 함께 보면 좋을 연관 논문을 확인해보세요!
-
PLL을 이용한 750Mhz ~ 1.1Ghz Clock Generator ( A PLL-based Clock Generator with 750Mhz ~ 1.1Ghz Lock Range )
한국통신학회 학술대회논문집
1998 .01
-
500-MHz부터 1.2-GHz까지의 동작 주파수에서 일정한 루프 대역폭을 갖는 메모리 컨트롤러 PLL
대한전자공학회 학술대회
2010 .06
-
PLL을 이용한 750Mhz ~ l.lGhz Clock Generator
한국통신학회 학술대회논문집
1998 .07
-
A PLL Based Clock Generator With 100Mhz ~ 750Mhz of Lock Range for Microprocessors
ICEIC : International Conference on Electronics, Informations and Communications
1998 .01
-
A PLL Based Clock Generator with 100Mhz ~ 750Mhz of Lock Range for microprocessors
ICEIC : International Conference on Electronics, Informations and Communications
1998 .08
-
5-GHz 2nd order Charge-Pump Phase-Locked Loop with 100MHz reference clock의 설계
대한전자공학회 학술대회
2017 .06
-
PLL을 이용한 100Mhz-750Mhz Clock 복원 회로 ( A PLL Based 100 MHz-750 MHz Clock Recovery Circuit )
대한전자공학회 학술대회
1998 .01
-
보드 설계에 따른 Adaptive Bandwidth PLL의 성능 분석
전자공학회논문지-SD
2008 .04
-
Design of Low Power 1.8V, Wide Range 50~500MHZ Delay Locked Loop
대한전자공학회 기타 간행물
2001 .11
-
저 전력 시스템을 위한 파워다운 구조를 가지는 이중 전하 펌프 PLL 기반 클록 발생기
전자공학회논문지-SD
2005 .11
-
A Sub-1V, 1.6mW, 2.06GHz Clock Generator for Mobile SoC Applications in 32nm CMOS
대한전자공학회 ISOCC
2010 .11
-
루프인식 속도를 개선한 300MHz CMOS PLL의 설계 및 제작 ( A 300MHz CMOS Phase-Locked Loop with Improved Pull-in Process )
전자공학회논문지-A
1996 .10
-
루프인식 속도를 개선한 300MHz CMOS PLL의 설계 및 제작
대한전자공학회 학술대회
1995 .12
-
루프인식 속도를 개선한 300MHz CMOS PLL의 설계 및 제작 ( A 300MHz CMOS Phase-Locked Loop with Improved Pull-in Process )
대한전자공학회 학술대회
1995 .11
-
5GHz 4-Phase Integer-N All-Digital PLL의 설계
대한전자공학회 학술대회
2012 .11
-
A Dual-loop Phase Locked Loop with Frequency to Voltage Converter
JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE
2019 .06
-
A Programmable Delay-Locked Loop Based Clock Multiplier
대한전자공학회 ISOCC
2012 .11
-
50MHz~600MHz의 동작 주파수 범위를 갖는 CMOS Charge Pump PLL 설계
한국통신학회 학술대회논문집
2004 .07
이 논문의 저자 정보
이 논문과 함께 이용한 논문
최근 본 자료
댓글(0)
0
UCI(KEPA) : I410-ECN-0101-2013-569-000994497