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저자정보
Hyunjun Yoon (Yonsei University) Myung-Hoon Yang (Yonsei University) Yongjoon Kim (Yonsei University) Youngkyu Park (Yonsei University) Jaeseok Park (Yonsei University) Sungho Kang (Yonsei University)
저널정보
대한전자공학회 대한전자공학회 ISOCC ISOCC 2008 Conference
발행연도
2008.11
수록면
370 - 375 (6page)

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This paper presents the design and implementation of a new parallel Algorithmic Pattern Generator (ALPG) of Automatic Test Equipment (ATE) for the high speed memory testing. We implemented the Instruction Analyzer (IA) that unrolls the instructions using simple instructions. And, unrolled instruction memory is also implemented to reduce the delay of the IA. These implementations allow the ALPG to operate flexible algorithms at high speed. For high speed, we also designed the ALPG of multiple Pattern Generators (PG) with phase-shifting clocks. Therefore, the ALPG has expandability and operates at high speed with the high flexibility of the algorithms.
#ALPG #ATE #Pattern generator #Memory test #Phase-shifter

목차

Abstract
Ⅰ. INTRODUCTION
Ⅱ. PREVIOUS RESEARCHES
Ⅲ. ALPG ARCHITECTURE
Ⅳ. EXPERIMENTAL RESULTS
Ⅴ. CONCLUSIONS
ACKNOWLEDGMENT
REFERENCES

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