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논문 기본 정보

자료유형
학술대회자료
저자정보
Hyung-Ki Jeong (서경대학교) Kwang-Yeob Lee (서경대학교) Jae-Chang Kwak (서경대학교)
저널정보
대한전자공학회 ITC-CSCC :International Technical Conference on Circuits Systems, Computers and Communications ITC-CSCC : 2008
발행연도
2008.7
수록면
209 - 212 (4page)

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이 논문의 연구 히스토리 (2)

2008

A Multi-thread Processor Architecture With Dual Phase Variable-Length Instructions
Hyung-Ki Jeong ,  Kwang-Yeob Lee ,  Jae-Chang Kwak ITC-CSCC :International Technical Conference on Circuits Systems, Computers and Communications 2008.07 학술대회자료

2007

A Multi-thread Stream Processor with Variable-Length Instructions for High Performace 2D/3D Graphics
Hyung-Ki Jeong ,  Jae-Chang Kwak ,  Kwang-Yeob Lee ITC-CSCC :International Technical Conference on Circuits Systems, Computers and Communications 2007.07 학술대회자료

초록· 키워드

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Most of multimedia processors for 2D/3D graphics acceleration use a lot of integer/floating point arithmetic units. We present a new architecture with an efficient ALU, built in a smaller chip size. It reduces instruction cycles significantly based on a foundation of multi-thread operation, variable length instruction words, dual phase operation, and phase instruction’s coordination. We can decrease the number of instruction cycles up to 50%, and can achieve twice better performance.

목차

Abstract
1. Introduction
2. The Proposed Architecture
3. Conclusion
References

참고문헌 (0)

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UCI(KEPA) : I410-ECN-0101-2013-569-001139041