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학술저널
저자정보
홍찬의 (호서대학교) 안진호 (호서대학교)
저널정보
대한전자공학회 전자공학회논문지 전자공학회논문지 제56권 제3호(통권 제496호)
발행연도
2019.3
수록면
24 - 29 (6page)
DOI
10.5573/ieie.2019.56.3.24

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대부분의 메모리 테스트 알고리즘은 메모리 셀의 고착, 결합, 천이, 패턴 감응, 데이터 보유 고장 등을 찾아내기 위하여 메모리 주소 단위로 읽기/쓰기를 반복하는 형태로 동작한다. 본 논문에서는 상기에서 언급한 메모리 테스트의 특성을 이용하여 ATE와 테스트되는 메모리 사이의 채널 수를 효과적으로 줄일 수 있는 메모리 테스트 데이터 생성 기술을 제안한다. 제안하는 기술은 기존 ATE와 메모리 인터페이스 핀 중 주소와 데이터 버스를 테스트 모드에서는 직렬 형태로 변환하여 테스트 신호를 전송하고 3차원 메모리 베이스 다이 내 직 · 병렬 변환 로직을 추가하는 것이다. 제안하는 구조를 512Mb 메모리 테스트에 적용할 경우 약 60% 정도테스트 인터페이스 핀 수를 줄일 수 있다. 또한, 단일 ATE를 기준으로 동일 크기의 테스트 채널을 이용하여 동시 테스트할 수 있는 메모리의 수는 약 1.24배 증가하는 효과를 얻을 수 있다.
#Memory test #3D memory test data generation #March test #RPCT

목차

요약
Abstract
Ⅰ. 서론
Ⅱ. ATE 기반 3차원 메모리 테스트 구조
Ⅲ. 3차원 메모리 테스트 데이터 생성 기법
Ⅳ. 실험
Ⅴ. 결론
REFERENCES

참고문헌 (10)

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Samsung Newsroom Article google schola HEAT(Hardware Enabled Algorithmic Tester)for 2.5D HBM Solution google schola S. Seo / 2017 / Off-Chip Test Architecture for Improving Multi-Site Testing Efficiency using Tri-State Decoder and 3V-Level Encoder / Proc. of Intl. Symp. on Quality Elec. Design(ISQED) google schola Dongkwan Han / 2014 / A New Multi-site Test for System-on-Chip Using Multi-site Star Test Architecture / ETRI Journal 36(2):293~300 dbpia H. Jun / 2017 / High-Bandwidth Memory(HBM)Test Challenges and Solutions / IEEE Design&Test 34(1):16~25 google schola

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