FPGA Based Asynchronous Pipelined Multiplier with Intelligent Delay Controller

T.N. Prabakar; Dr. G. Lakshminarayanan; Dr. K.K.Anilkumar

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저자정보: T.N. Prabakar (Saranathan College of Engineering) Dr. G. Lakshminarayanan (National Institute of Technology) Dr. K.K.Anilkumar (Caledonian College of Engineering)

저널정보: 대한전자공학회 대한전자공학회 ISOCC ISOCC 2008 Conference

발행연도: 2008.11

수록면: 304 - 309 (6page)

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In this paper, a novel scheme is proposed for the implementation of FPGA Based Digital systems using Asynchronous Pipelining Technique. To control the asynchronous data flow between stages, an intelligent controller is designed which decides the delay of each stage depending upon the magnitude of the input data (Data Dependent Delay). The intelligent controller has been designed using NIOS Ⅱ [1] Soft core Embedded Processor in ALTERA EP2C20F484C7 device. But, in this approach, the maximum operating frequency is limited by the excess of Logical Elements consumed by the microcontroller and the sequential execution of the C code. Hence, the function of NIOS processor to control asynchronous data flow alone has been chosen and is implemented as an equivalent hardware INTASYCON (INTelligent ASYnchronous CONtroller) using Hardware Description Language and the speed of the circuit was evaluated. To verify the efficacy of the proposed approach, 8×8 Braun array multiplier is implemented as External Logic to the INTASYCON. The INTASYCON processor calculates the completion time of each stage (based on the logic depth) and accordingly activates the respective dual edge triggered flipflops to transfer data from one stage to next stage. This approach consumes lower power and also avoids the need for global clock signals and their consequences like skew problems.

#FPGA #Asynchronous Pipeline #Low Power #Data Dependent Delay #INTASYCON

Abstract
Ⅰ. INTRODUCTION
Ⅱ. ASYNCHRONOUS PIPELINED SYSTEMS
Ⅲ. NIOS BASED ASYNCHRONOUS PIPELINED SYSTEM
Ⅳ. INTASYCON BASED ASYNCHRONOUS PIPELINED SYSTEM
Ⅴ. APPLICATION OF NIOS BASED ASYNCHRONOUS PIPELINED SYSTEM
Ⅵ IMPLEMENTATION OF A NIOS BASED ASYNCHRONOUS PIPELINED BRAUN ARRAY MULTIPLIER
Ⅶ IMPLEMENTATION OF INTASYCON BASED ASYNCHRONOUS PIPELINED BRAUN ARRAY MULTIPLIER
Ⅷ CONCLUSION
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T.N. Prabakar

소속기관 Saranathan College of Engineering

주요연구분야 공학 > 전기전자공학 > 전자공학

논문수 1 이용수 27

Dr. G. Lakshminarayanan

소속기관 National Institute of Technology

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Dr. K.K.Anilkumar

소속기관 Caledonian College of Engineering

주요연구분야 공학 > 전기전자공학 > 전자공학

논문수 1 이용수 27

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