2의 보수 Bit Sequential Multiplier 의 설계 ( Design of a Two`s Complement Bit Sequential Multiplier )

이정근 ,  임인칠

대한전자공학회 학술대회

1985 .01

비동기 시스템용 고성능 16비트 승산기 설계

김학윤 ,  이유진 ,  장미숙 외 1명

대한전자공학회 학술대회

1999 .11

2의 보수 Bit Sequential Multiplier의 設計

李廷根 ,  林寅七

대한전자공학회 학술대회

1985 .06

마이크로파이프라인 구조의 16bit 비동기 곱셈기

장미숙 ,  이유진 ,  김학윤 외 2명

대한전자공학회 학술대회

2000 .06

A POWER MINIMIZATION TECHNIQUE IN A 54 x 54 BIT MULTIPLIER

Min Kyu Song ,  Kunihi ,  o Asada

ICVC : International Conference on VLSI and CAD

1995 .01

An Asynchronous Matrix - Vector Multiplier for Discrete Cosine Transform

Yunseuk Na ,  Kyeounsoo Kim ,  Youpyo Hong 외 1명

대한전자공학회 기타 간행물

2001 .11

An Area-Efficient GF(2^m) MSD Multiplier based on an MSB Multiplier for Elliptic Curve LSI

Ryuta Na ,  a ,  Kazuno 외 3명

ITC-CSCC :International Technical Conference on Circuits Systems, Computers and Communications

2007 .07

3직 Rate Multiplier의 설계 ( On the Design Methods of Ternary Rate Multiplier )

황인호 ,  심수보

한국통신학회지(정보와통신)

1981 .01

저전압 / 고속 8-bit 곱셈기의 설계

기훈재 ,  백우현 ,  김수원

대한전자공학회 학술대회

1995 .12

저전압 / 고속 8-bit 곱셈기의 설계 ( A Design of High Speed 8-bit Multiplier for Low Voltage Application )

기훈재 ,  백우현 ,  김수원

대한전자공학회 학술대회

1995 .11

Multiplier 합성

한탁돈

대한전자공학회 기타 간행물

1992 .01

저전력 회로를 이용한 12 bit 병렬곱셈기

金鎭貞 ,  鄭德鎭

전기학회논문지

1998 .12

A Design of System Bus for Asynchronous Circuits

Sufian Sudeng ,  A ,  thit Thongtak

ITC-CSCC :International Technical Conference on Circuits Systems, Computers and Communications

2006 .07

저전력 비동기 곱셈기를 위한 배열 구조

박찬호 ,  최병수 ,  이동익

대한전자공학회 학술대회

2000 .06

신경회로망을 이용한 5 * 5 비트 곱셈기와 12 * 12 비트 곱셈기 설계 ( Designed of 5 * 5 bit multiplier and 12 *12 bit multiplier using of Neural Network )

김태훈 ,  정호선 ,  이우일

대한전자공학회 학술대회

1989 .07

Low Power Multiplier Design using Partial Product Reorder and Pass Transistor Delay Profile

Sang-Jin Hyun ,  Dong-Sun Kim ,  Tae-Ho Hwang 외 1명

ITC-CSCC :International Technical Conference on Circuits Systems, Computers and Communications

2009 .07

A Study on Multiplier Architecture Optimized for 32-bit Processor with 3-Stage Pipeline

Geun Young Jeong ,  Ju Sung Pa ,  k 외 1명

대한전자공학회 ISOCC

2004 .10

Design of Clockless 32-bit Processor Core Using a Top-Down Based Asynchronous Circuit Design Flow

Myeong-Hoon Oh ,  Young Woo Kim ,  Chi-Hoon Shin 외 2명

ITC-CSCC :International Technical Conference on Circuits Systems, Computers and Communications

2009 .07

Efficient Bit-Serial Multipliers for a Class of Finite Fields

Soonhak Kwon ,  Heuisu Ryu

한국통신학회 학술대회 및 강연회

2002 .04

Bit-level Systolic Array for Convolution with Multiplexer-based Bit-serial Multiplier

Jae-Jin Lee ,  Chan-Gun Jeong ,  Gi-Yong Song

ITC-CSCC :International Technical Conference on Circuits Systems, Computers and Communications

2003 .07