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이용수
Abstract
1. Introduction
2. The proposed BIST architecture
3. The proposed scan cell architecture
4. The structure for decreasing hardware overhead
5. Experimental results
6. Conclusions
7. References
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2007 .10
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대한전자공학회 학술대회
2003 .07
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ICVC : International Conference on VLSI and CAD
1997 .01
BIST structure based on new Random Access Scan architecture for Low Power Scan Test
ITC-CSCC :International Technical Conference on Circuits Systems, Computers and Communications
2009 .07
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2001 .06
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2008 .06
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2004 .10
효율적인 캐쉬 테스트 알고리듬 및 BIST 구조 ( An Effective Cache Test Algorithm and BIST Architecture )
전자공학회논문지-C
1999 .12
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1994 .01
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전자공학회논문지-SD
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1998 .11
데이터 패스 메가셀을 위한 BIST 구조
대한전자공학회 학술대회
1998 .11
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전자공학회논문지-SD
2009 .05
혼합 모드 BIST 테스트 패턴 생성기
전기학회논문지
1998 .07
분할 및 병렬 처리 방법에 의한 BIST의 테스트 시간 감소
전기학회논문지 D
2000 .06
고장 모델 기반 메모리 BIST 회로 생성 시스템 설계
전자공학회논문지-SD
2005 .02
An Efficient BIST (Built-in Self-test) for A/D converters
대한전자공학회 ISOCC
2007 .10
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한국통신학회 학술대회논문집
1996 .01
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