지원사업
학술연구/단체지원/교육 등 연구자 활동을 지속하도록 DBpia가 지원하고 있어요.
커뮤니티
연구자들이 자신의 연구와 전문성을 널리 알리고, 새로운 협력의 기회를 만들 수 있는 네트워킹 공간이에요.
논문 기본 정보
- 자료유형
- 학술대회자료
- 저자정보
- 발행연도
- 2009.11
- 수록면
- 480 - 483 (4page)
이용수
초록· 키워드
오류제보하기
Enable-based Clock Gating (ECG) during synthesis to reduce the pipeline power consumption is widely used in scaled technologies. However, the ECG does not provide optimal solution at all in terms of power because it is synthesized by a global way and it does not consider the correlation between clock-enable signal and data signal. We propose a novel single comparator-based clock gating (SCCG) scheme to enhance the ECG for pipeline. In the proposed SCCG, enable signal is moved from data path to control logic, the data signal is analyzed, and only single comparator is used to implement the clock-gating for all the pipeline stages. Simulation results show that our proposed SCCG can save average 47.03% of total power with small 4-stage pipeline benchmark and can save 11.3% of total power with industrial multimedia-mobile processor design by using 90 nm industrial technology library comparing with the ECG-based designs.
목차
Abstract
I. INTRODUCTION
II. CONCEPT OF SCCG
III. EXPERMENTAL RESULTS
IV. CONCLUSION
REFERENCES
참고문헌 (0)
참고문헌 신청함께 읽어보면 좋을 논문
논문 유사도에 따라 DBpia 가 추천하는 논문입니다. 함께 보면 좋을 연관 논문을 확인해보세요!
-
Automatic Register Transfer Level CAD Tool Design for Advanced Clock Gating and Low Power Schemes
대한전자공학회 ISOCC
2012 .11
-
클록 게이팅 기반 상위 수준 전력 분석 사례
대한전자공학회 학술대회
2013 .07
-
LECTOR Based Clock Gating for Low Power Multi-Stage Flip Flop Applications
대한전자공학회 학술대회
2017 .01
-
Three-dimensional Pipeline Clock Network Design with Multi-Layer Processor Chip and Multi-Clock VLSI System
대한전자공학회 ISOCC
2013 .11
-
RTL수준에서의 합성을 이용한 Gated Clock 기반의 Low-Power 기법
한국정보통신학회논문지
2008 .03
-
Novel RT Level Methodology for Low Power by Using Wasting Toggle Rate based Clock Gating
대한전자공학회 ISOCC
2009 .11
-
A 23.52μW / 0.7V Multi-stage Flip-flop Architecture Steered by a LECTOR-based Gated Clock
IEIE Transactions on Smart Processing & Computing
2017 .06
-
A New Design Method to Reduce the Power Consumption in a Flash-A/D Converter
대한전자공학회 ISOCC
2008 .11
-
An Efficient Dual-Supply Design for Low-Power Mobile Systems
대한전자공학회 ISOCC
2012 .11
-
H.264 부호기의 모듈 수준 클럭 게이팅
대한전자공학회 학술대회
2009 .11
-
ACG와 Input/Output에 Clock Gating을 적용한 저전력 UART 설계
대한전자공학회 학술대회
2009 .11
-
Low Power Clock Distribution
대한전자공학회 학술대회
1997 .01
-
Design of Clock Gears for Low-power Media Bus
ITC-CSCC :International Technical Conference on Circuits Systems, Computers and Communications
2008 .07
-
레지스터 그룹화와 RTL 시뮬레이션을 이용한 클록 게이팅
대한전자공학회 학술대회
2009 .11
-
ACG기법을 이용한 Input/Output port 구현
대한전자공학회 학술대회
2010 .06
-
저전력 ASIC 설계를 위한 메모리 clock-gating 기법
정보 및 제어 논문집
2017 .04
-
이중 보간 방식을 이용한 CMOS 클록 데이터 복원회로
대한전자공학회 학술대회
2009 .07
-
클럭 게이팅 적용회로의 상위수준 전력 모델링
전자공학회논문지
2015 .10
-
저전력 RISC 코어 및 Interface 블록 설계
한국정보기술학회논문지
2009 .04
-
Design Methodologies for Reliable Clock Networks
Journal of Computing Science and Engineering
2012 .12
이 논문의 저자 정보
최근 본 자료
댓글(0)
0
UCI(KEPA) : I410-ECN-0101-2013-569-001483293