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논문 기본 정보
- 자료유형
- 학술대회자료
- 저자정보
- 발행연도
- 2009.11
- 수록면
- 116 - 119 (4page)
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Reusing on-chip functional interconnects as test access mechanism (TAM) appeared usual these days. One of the most important functional interconnects for highly crowded future system-on-chips (SoCs) is network-on-chip (NoC). Several NoC architectures including router and network interface (NI) have been proposed. They allow narrowcast and multicast of packets, in-order packet delivery, guaranteed throughput and best-effort services. Exploiting the preceding research, we present here a parallel test method and a manipulated scheduling method for NoC-based SoCs, while reusing NoC as TAM, with the goal of reducing overall test time. The proposed test method is compared with previous works using some of ITC’02 benchmark circuits which showed significant test time reduction.
목차
Abstract
I. INTRODUCTION
II. PRECEDING WORKS
III. NOC-BASED TEST PLATFORM
IV. PROPOSED METHOD
V. SCHEDULING ALGORITHM
VI. EXPERIMENTAL RESULTS
VII. CONCLUSION
VIII. FUTURE WORK
ACKNOWLEDGMENT
REFERENCES
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