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논문 기본 정보

자료유형
학술대회자료
저자정보
김유세 (서강대학교) 김주호 (서강대학교)
저널정보
대한전자공학회 대한전자공학회 학술대회 2007년도 SOC 학술대회
발행연도
2007.5
수록면
202 - 205 (4page)

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이 논문의 연구 히스토리 (3)

2007

저전력 설계를 위한 경로 상관관계를 고려한 확률적 글리치 예측 및 제거 방법
김유세 ,  장나은 ,  김주호 대한전자공학회 학술대회 2007.07 학술대회자료
저전력 설계를 위한 경로 상관관계를 고려한 확률적 글리치 예측 및 제거 방법
김유세 ,  장나은 ,  김주호 대한전자공학회 학술대회 2007.07 학술대회자료
저전력 설계를 위한 경로 상관관계를 고려한 확률적 글리치 예측 및 제거 방법
김유세 ,  김주호 대한전자공학회 학술대회 2007.05 학술대회자료

초록· 키워드

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CMOS 공정의 미세화가 진행됨에 따라서 공정변이(process variation)의 영향력은 점차적으로 커지고 있다. 공정변이가 가지는 랜덤 변수의 특성으로 인하여, 기존의 정적 시간 분석방법상에서 공정변이를 효과적으로 고려하는 것에는 한계가 있다. 본 논문에서는 통계적 시간 분석 하에서 공정변이와 경로 상관관계를 고려한 글리치의 예측과 제거에 대한 방법을 제시하고 있다. 제안된 알고리즘은 전후방 탐색을 통하여 각 게이트에서의 글리치 발생률을 예측하고, 경로 균등화 방법을 통하여 글리치를 제거한다. 경로 상관관계가 고려된 각 게이트의 글리치 Removal Factor를 근거로 하여 사이징 할 게이트를 선택할 수 있고, 게이트의 다운사이징을 통하여 글리치를 제거함으로써 전력소모를 줄일 수 있으며, 신호 논리적 오류를 예방할 수 있다.
#statistical timing analysis #path correlation #glitch #power optimization #gate sizing

목차

요약
Abstract
Ⅰ. 서론
Ⅱ. 이론적 배경
Ⅲ. 본론
Ⅳ. 실험
Ⅴ. 결론
참고문헌

참고문헌 (0)

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이진우 ,  문용 대한전자공학회 학술대회 2010 .06

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