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저자정보
李泰永 (현대전자) 李成淵 (아남반도체) 洪仁杓 (연세대학교) 李容錫 (연세대학교)
저널정보
대한전자공학회 전자공학회논문지-SD 電子工學會論文誌 第37卷 SD編 第12號
발행연도
2000.12
수록면
79 - 90 (12page)

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본 논문에서는 고성능 수퍼스칼라 마이크로프로세서에 적합하고, IEEE 754 표준을 준수하는 고성능 부동 소수점 유닛의 구조를 설계한다. 부동 소수점 AU에서는 비정규화 수 처리를 모두 하드웨어적으로 지원하면서 추가적인 지연 시간이 생기지 않도록 점진적 언더플로우 예측 기법을 제안 구현한다. 부동 소수점 제산/제곱근기는 기존의 고정적인 길이의 몫을 구하는 방식과 달리 매 사이클마다 가변적인 길이의 몫을 구하는 구조를 채택하여 성능과 설계 복잡도 면에서 SRT 알고리즘에 의한 구현 보다 우수하도록 설계한다. 또한, 수퍼스칼라 마이크로프로세서에 이식이 용이하도록 익셉션 예측 기법을 세분화하여 적용하며, 제산 연산에서의 익셉션 예측에 필요한 스톨 사이클을 제거하도록 한다. 설계된 부동 소수점 AU와 제산/제곱근기는 부동 소수점 유닛의 구성요소인 명령어 디코더, 레지스터 파일, 메모리 모델, 송산기 등과 통합되어 기능과 성능을 검증하였다.

목차

요약
Abstract
Ⅰ. 서론
Ⅱ. 부동 소수점 유닛의 전체 구조
Ⅲ. PS 형식에 의한 연산
Ⅳ. 비정규화 수 처리
Ⅴ. 익셉션 예측과 스톨
Ⅵ. 부동 소수점 AU의 설계
Ⅶ. 부동 소수점 제산/제곱근기 설계
Ⅷ. 기능 검증 및 성능 비교
Ⅸ. 합성 결과
Ⅹ. 결론
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