내장된 자체 테스트를 위한 저전력 테스트 패턴 생성기 구조

김기철; 강성호

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자료유형: 학술저널

저자정보: 김기철 (연세대학교) 강성호 (연세대학교)

저널정보: 대한전자공학회 전자공학회논문지-SD 電子工學會論文誌第47卷 SD編第8號

발행연도: 2010.8

수록면: 29 - 35 (7page)

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본 논문에서는 내장된 자체 테스트 기법 (BIST, Built-In Self Test)을 적용 할 때 저전력 테스트가 가능한 패턴 생성기를 제안하였다. 테스트 시 WSA (Weighted Switching Activity)가 많이 발생하는 노드인 heavy nodes의 선택 알고리듬을 제안하였으며, heavy nodes에 천이를 발생시키는 입력부 곧 heavy inputs을 찾는 알고리듬을 나타내었다. 고장 검출율을 높이는 최적의 heavy nodes의 수를 결정하고 선택된 입력부에 변형된 LFSR의 출력을 인가하여 테스트 시 발생하는 천이를 줄였다. 제안하는 패턴 생성기는 몇 개의 AND 게이트와 OR 게이트를 LFSR에 추가하여 적은 하드웨어 오버헤드로 간단히 구현된다. ISCAS 벤치 회로에 적용한 실험을 통해 제시하는 방법이 기존의 기법에 비해 평균 소비 전력을 감소시키면서 고장 검출율을 상승시키는 것을 검증하였다.

#저전력 테스트 #테스트 패턴 생성기 #BIST

참고문헌 (4)

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1. [학술지(정기간행물)] - M.Nourani / 2008 / Low-Transition Test Pattern Generation for BIST-Based Applications / IEEE Trans. on Computers 57 (3) : 303 ~ 315

2. [학술대회논문] - A.Abu-Issa / 2008 / LT-PRPG: Power Minimization Technique for Test-per-Scan BIST / Proc. of IEEE International Conf. DTIS : 1 ~ 5

3. [학술대회논문] - L.Jie / 2003 / A New BIST Structure for Low Power Testing / Proc. of ASIC International Conf : 1183 ~ 1185

4. [학술지(정기간행물)] - K.Kim / 2005 / A New Low Power Test Pattern Generator for BIST Architecture / IEICE Trans. on Electronics 88 (10) : 2037 ~ 2038

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