Low-Swing 기술을 이용한 저 전력 CVSL 전가산기 설계

강장희 ,  김정범

전자공학회논문지-SD

2005 .02

A Low Power CVSL Full Adder Using Low-Swing Technique

Tae Sang Kim ,  Jang Hee Kang ,  Jeong Beom Kim

대한전자공학회 ISOCC

2005 .10

Low-Swing 기술을 이용한 저 전력 병렬 곱셈기 설계

강장희 ,  김정범

대한전기학회 학술대회 논문집

2003 .11

Low-Swing 기술을 이용한 저 전력 병렬 곱셈기 설계

강장희 ,  김정범

대한전기학회 학술대회 논문집

2003 .11

새로운 저전력 전가산기 회로 설계 ( A Novel Design of a Low Power Full Adder )

강성태 ,  박성희 ,  조경록 외 1명

전자공학회논문지-SC

2001 .05

저전력 회로를 이용한 12 bit 병렬곱셈기

金鎭貞 ,  鄭德鎭

전기학회논문지

1998 .12

32 x 32 비트 고속 병렬 곱셈기 구조 ( An Architecture for 32 x 32 bit high speed parallel multiplier )

김영민 ,  조진호

전자공학회논문지-B

1994 .10

새로운 구조의 고속 1비트 전가산기 회로설계

김영운 ,  서해준 ,  조태원

대한전자공학회 학술대회

2009 .07

신경회로망을 이용한 5 * 5 비트 곱셈기와 12 * 12 비트 곱셈기 설계 ( Designed of 5 * 5 bit multiplier and 12 *12 bit multiplier using of Neural Network )

김태훈 ,  정호선 ,  이우일

대한전자공학회 학술대회

1989 .07

32 비트 정수형 고속 병렬 곱셈기 구조

송홍종 ,  김영민

대한전자공학회 학술대회

1993 .11

32 비트 정수형 고속 병렬 곱셈기 구조 ( A structure for High Speed 32-bit Parallel Integer Multiplier )

송홍종 ,  김영민

대한전자공학회 학술대회

1993 .11

MOS 전류모드 논리회로를 이용한 저 전력 곱셈기 설계

이윤상 ,  김정범

전기전자학회논문지

2007 .06

유한체 GF(2^m)상의 비트-병렬 곱셈기의 설계

성현경

한국정보통신학회논문지

2008 .07

개선된 조건 합 가산기를 이용한 54x54-bit 곱셈기의 설계 ( Design of a 54x54-bit Multiplier Based on a Improved Conditional Sum Adder )

이영철 ,  송민규

전자공학회논문지-SD

2000 .01

저전력 설계를 위한 면적 절약형 곱셈기 구조에 관한 연구 ( A Hardware Reduced Multiplier for Low Power Design )

이광현 ,  임종석

대한전자공학회 학술대회

1998 .11

저전력 설계를 위한 면적 절약형 곱셈기 구조에 관한 연구

이광현 ,  임종석

대한전자공학회 학술대회

1998 .11

고속 4 : 2 컴프레서를 사용한 16 x 16 비트 병렬곱셈기 구조 ( A 16 x 16 bit Parallel Multiplier Architecture using High Speed 4 : 2 Compressor )

진용선 ,  정정화

한국통신학회논문지

2000 .06

고속 4-2 압축기 구조의 설계

김승완 ,  윤희용

한국컴퓨터정보학회 학술발표논문집

2014 .01

저복잡도 디지트병렬/비트직렬 다항식기저 곱셈기

조용석

한국통신학회논문지

2010 .04