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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2009.7
- 수록면
- 29 - 38 (10page)
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본 연구에서는 실시간 이산웨이블릿변환을 위한 컨볼루션기반 non-cascaded 구조를 구현하고자 병렬곱셈기-중간버퍼-병렬누적기의 고성능 병렬파이프라인 연산회로를 설계하였다. 이산웨이블릿변환의 컨볼루션 곱셈연산은 필터계수의 대칭성과 업/다운 샘플링이 고려된 최적화를 통해서 1/4정도로 감소시킬 수 있으며, 화상데이터와 다수 필터계수들 간의 곱셈과정을 LUT기반의 병렬계수 DA 곱셈기 구조로 구현하면 3～5배 고속연산처리가 가능하게 된다. 또한 컨볼루션의 곱셈결과를 중간버퍼에 저장하여 누적가산 과정에서 재사용하면 전체 곱셈연산량을 1/2로 감소시켜 연산전력을 절약시킬 수 있다. 중간버퍼는 화상데이터와 필터계수들의 곱셈결과값들을 컨볼루션의 누적가산 과정을 위해 정렬시켜 저장하게 되는데, 이때 병렬누적가산기의 고속 순차검색을 위해 정렬된 병렬저장이 이루어지도록 버퍼관리 구조를 설계한다. 컨볼루션의 병렬곱셈기와 병렬누적가산기는 중간버퍼를 이용한 파이프라인을 구성하게 되는데, 파이프라인 연산처리 효율을 높이기 위해 병렬곱셈기의 연산처리 성능에 맞추어 누적가산기 및 중간버퍼의 병렬화 구조가 결정된다. 설계된 고성능 이산웨이블릿변환기의 성능을 검증하기 위해서 0.18um 라이브 러리를 이용한 후반부 설계를 하였으며, 90㎒에서 SVGA(800x600)영상을 30fps로 실시간 처리함을 확인하였다.
목차
요약
Abstract
Ⅰ. 서론
Ⅱ. DWT/IDWT 컨볼루션 연산처리
Ⅲ. DWT/IDWT 아키텍처 설계
Ⅳ. 실험 및 고찰
Ⅴ. 결론
참고문헌
저자소개
참고문헌 (10)
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1. [학술지(정기간행물)] - H. Liao / 2004 / Efficient Architecture for 1-D and 2-D Lifting-based Wavelet Transform / IEEE transactions Signal Processing. 52 (5) : 1315 ~ 1326
2. [학술지(정기간행물)] - F. Marino / 2000 / Highly efficient high-speed/low-power architectures for 1-D discrete wavelet transform / IEEE Trans. CAS-II 47 (12) : 1492 ~ 1502
3. [학술지(정기간행물)] - K. Parhi / 1998 / Systolic VLSI architectures for 1-D wavelet transform / in Proc. 32nd IEEE Asilomar Conference on Signals, Systems and Computers 2 : 1220 ~ 1224
4. [학술지(정기간행물)] - C. Chakrabati / 1996 / Architecture for wavelet transforms:a survey / J. VLSI Signal Process 14 (2) : 171 ~ 192
5. [학술지(정기간행물)] - 이경민 / 2003 / JPEG2000 CODEC을 위한 DWT 및 양자화기 VLSI 설계 / 전자공학회논문지 - SD 40 (1) : 46 ~ 51
2. [학술지(정기간행물)] - F. Marino / 2000 / Highly efficient high-speed/low-power architectures for 1-D discrete wavelet transform / IEEE Trans. CAS-II 47 (12) : 1492 ~ 1502
3. [학술지(정기간행물)] - K. Parhi / 1998 / Systolic VLSI architectures for 1-D wavelet transform / in Proc. 32nd IEEE Asilomar Conference on Signals, Systems and Computers 2 : 1220 ~ 1224
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