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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 저널정보
- 대한전자공학회 JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE Journal of Semiconductor Technology and Science Vol.8 No.3
- 발행연도
- 2008.9
- 수록면
- 200 - 209 (10page)
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This paper describes bandwidth linearization techniques in phase-locked loop (PLL) design for common-clock serial link applications. Utilizing a continuously tunable single-input dual-path LC VCO and a constant-gain phase detector, a proposed architecture is well suited to implementing PLLs that must be compliant with standards that specify minimum and maximum allowable bandwidths such as PCI Express Gen2 or FB-DIMM applications. A prototype 4.75 to 6.1-㎓ PLL is implemented in 90-nm CMOS. Measurement results show that the PLL bandwidth and random jitter (RJ) variations are well regulated and that the use of a differentially controlled dualpath VCO is important for deterministic jitter (DJ) performance.
목차
Abstract
Ⅰ. INTRODUCTION
Ⅱ. PLL DESIGN FOR COMMON-CLOCK SERIAL LINKS
Ⅲ. ARCHITECTURE
Ⅳ. CIRCUIT IMPLEMENTATION
Ⅴ. EXPERIMENTAL RESULTS
Ⅵ. CONCLUSIONS
ACKNOWLEDGMENTS
REFERENCES
참고문헌 (16)
참고문헌 신청
1. [단행본] - / 2005 / PCI Express Base Specification 2.0, Revision 0.7 / PCI-SIG
2. [학술대회논문] - M. Li / 2004 / Transfer functions for the reference clock jitter in a serial link: Theory and applications / Proc. International Test Conference (ITC), : 1158 ~ 1167
3. [학술지(정기간행물)] - S. Sidiropoulous / 1997 / A semidigital dual delay-locked loop / IEEE J. of Solid-State Circuits 32 : 1683 ~ 1692
4. [학술지(정기간행물)] - T. H. Lin / 2001 / A 900-MHz 2.5-mA CMOS frequency synthesizer with an automatic SC tuning loop / IEEE Journal of Solid-State Circuits 36 : 424 ~ 431
5. [학술지(정기간행물)] - W. Wilson / 2000 / A CMOS self-calibrating frequency synthesizer / IEEE Journal of Solid-State Circuits 35 : 1436 ~ 1444
2. [학술대회논문] - M. Li / 2004 / Transfer functions for the reference clock jitter in a serial link: Theory and applications / Proc. International Test Conference (ITC), : 1158 ~ 1167
3. [학술지(정기간행물)] - S. Sidiropoulous / 1997 / A semidigital dual delay-locked loop / IEEE J. of Solid-State Circuits 32 : 1683 ~ 1692
4. [학술지(정기간행물)] - T. H. Lin / 2001 / A 900-MHz 2.5-mA CMOS frequency synthesizer with an automatic SC tuning loop / IEEE Journal of Solid-State Circuits 36 : 424 ~ 431
5. [학술지(정기간행물)] - W. Wilson / 2000 / A CMOS self-calibrating frequency synthesizer / IEEE Journal of Solid-State Circuits 35 : 1436 ~ 1444
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