광통신 시스템을 위한 40Gb/s Forward Error Correction 구조 설계

이승범; 이한호

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자료유형: 학술저널

저자정보: 이승범 이한호

저널정보: 대한전자공학회 전자공학회논문지-SD 電子工學會論文誌 SD編第45卷第2號

발행연도: 2008.2

수록면: 101 - 111 (11page)

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본 논문은 40Gb/s급 광통신 시스템에서 사용되는 고속 리드-솔로몬 (RS) 복호기의 하드웨어 면적을 줄인 새로운 구조를 소개하고 RS 복호기 기반의 고속 FEC구조를 제안한다. 특히 높은 데이터처리율과 적은 하드웨어 복잡도를 가지고 있는 차수연산 블록이 제거된 pDCME 알고리즘 구조를 소개한다. 제안된 16채널 RS FEC구조는 8개의 신드롬 계산 블록이 1개의 KES 블록을 공유하는 8 채널 RS FEC구조 2개로 구성되어 있다. 따라서 4개의 신드롬 계산 블록에 1개의 KES블록을 공유하는 기존의 16채널 3-병렬 FEC 구조와 비교하여 하드웨어 복잡도를 약 30%정도 줄일 수 있다. 제안된 FEC 구조는 1.8V의 공급전압과 0.18-㎛ CMOS 기술을 사용하여 구현하였고 총 250K개의 게이트수와 5.1Gbit/s의 데이터 처리율을 가지고 400MHz의 클럭 주파수에서 동작함을 보여준다. 제안된 면적 효율적인 FEC 구조는 초고속 광통신뿐만 아니라 무선통신을 위한 차세대 FEC 구조 등에 바로 적용될 수 있을 것이다.

#Error correction coding #area-efficient #Reed-Solomon decoder #fiber optic #communications

참고문헌 (10)

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, 2000 , Forward Error Correction for Submarine Systems, Telecommunication Standardization Section, International Telecom. Union, ITU-T Recommendation G.975

S.B.Wicker , 1995 , Error Control Systems for Digital Communication and Storage , Prentice Hall

H. M. Shao , 1985 , A VLSI Design of Pipeline Reed-Solomon Decoder , IEEE Trans. on Computers C-34 (5) : 393 ~ 403

W.Wilhelm , 1999 , A New Scalable VLSI Architecture for Reed-Solomon Decoders , IEEE Jour.of Solid-state Circuits 34 (3)

H. Lee , 2003 , High-Speed VLSI Architecture for Parallel Reed-Solomon Decoder , IEEE Trans. on VLSI Systems 11 (2) : 288 ~ 294

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