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논문 기본 정보
- 자료유형
- 학술대회자료
- 저자정보
- 발행연도
- 2008.11
- 수록면
- 265 - 268 (4page)
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This paper presents a high-speed Forward Error Correction (FEC) architecture based on three-parallel Reed-Solomon (RS) decoder for next-generation 100-Gb/s optical communication systems. A high-speed three-parallel RS(255,239) decoder has been designed and the derived structure can also be applied to implement the 100-Gb/s RS-FEC architecture. The proposed 100-Gb/s RS-FEC has been implemented with 0.13-μm CMOS standard cell technology in a supply voltage of 1.2V. The implementation results show that 16-Ch. RS-FEC architecture can operate at a clock frequency of 300MHz and has a throughput of 115-Gb/s for 0.13-μm CMOS technology.
목차
Abstract
Ⅰ. INTRODUCTION
Ⅱ. THREE-PARALLEL REED-SOLOMON DECODER
Ⅲ. 25 AND 100-GB/S RS-FEC ARCHITECTURE WITH THREE-PARALLEL PROCESSING
Ⅳ. RESULTS AND COMPARISON
Ⅴ. CONCLUSIONS
ACKNOWLEDGMENT
REFERENCES
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