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저자정보
Jeong-In Park (인하대학교) Jewong Yeon (인하대학교) Seung-Jun Yang (인하대학교) Hanho Lee (인하대학교)
저널정보
대한전자공학회 대한전자공학회 ISOCC ISOCC 2012 Conference
발행연도
2012.11
수록면
629 - 632 (4page)

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A high-speed low-complexity time-multiplexing Reed-Solomon (RS)-based forward error correction (FEC) architecture based on pipelined truncated inversionless Berlekamp-Massey (pTiBM) algorithm is presented. The proposed architecture has very high speed and very low hardware complexity compared with conventional RS-based FEC architectures. A high-throughput data rate is facilitated by employing a three-parallel processing pipelining technique and modified syndrome computation block. The time-multiplexing method for pTiBM architecture is used in the parallel RS decoder to reduce hardware complexity. The proposed architecture has been designed and implemented with 90-㎚ CMOS technology. Synthesis results show that the proposed 16-channel Reed-Solomon-based FEC architecture requires 417,600 gates and can operate at 640 ㎒ to achieve a throughput of 240 Gb/s.
#Reed-Solomon #FEC #TiBM,optical communications #time-multiplexing

목차

Abstract
Ⅰ. INTRODUCTION
Ⅱ. THREE-PARALLEL REED-SOLOMON DECODER
Ⅲ. 16-CHANNEL TIME-MULTIPLEXING REEDSOLOMON-BASED FEC ARCHITECTURE
Ⅳ. RESULT AND COMPARISON
Ⅴ. CONCLUSIONS
REFERENCES

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