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Korean Institute of Information Scientists and Engineers 한국정보과학회 학술발표논문집 한국정보과학회 1990년도 가을 학술발표논문집 제17권 제2호
발행연도
1990.10
수록면
471 - 474 (4page)

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병렬 승산은 컴퓨터에서 뿐만 아니라 많은 디지틀 계산 분야에서 시스템의 성능을 향상시키기 위하여 사용되는 중요한 산술연산장치이다. 본 논문에서는 기존의 Wallace 트리를 수정하고 개선한 수정형 Wallace 트리를 제안하고, 그의 구성원리와 상세한 연산 동작에 대하여 기술한다. Wallace 트리에서 각 단위 셀은 기본적으로 전가산기인데, 전가산기의 올림수 출력 신호는 아무런 연산 동작 없이 1게이트 지연의 대기시간을 갖는다. 이러한 올림수 출력 신호에서의 대기시간은 Wallace 트리의 원래 구조를 수정하여 재구성함으로써 하드웨어(칩면적)를 증가시키지 않고서 쉽게 제거할 수 있다. 수정형 Wallace 트리는 기존의 Wallace 트리와 같은 하드웨어(칩면적)를 가지면서도 더 빠른 지연시간을 갖게 된다. 또한 본 논문에서는 수정형 Wallace 트리의 각 단위 셀을 설계하고 효율적인 레이아웃(layout) 방법을 제시한다. 제안한 수정형 Wallace 트리는 병렬 승산에서 뿐만 아니라 다수 피연산자 가산회로에도 쉽게 응용될 수 있다.

목차

요약

1. 서론

2. Wallace 트리의 수정

3. 성능 분석

4. 결론

참고문헌

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