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학술대회자료
저자정보
이승권 (광운대학교) 윤수현 (광운대학교) 이경호 (광운대학교) 공진홍 (광운대학교)
저널정보
대한전자공학회 대한전자공학회 학술대회 2007년도 SOC 학술대회
발행연도
2007.5
수록면
22 - 25 (4page)

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본 연구는 H.264 움직임추청에서 연산량의 대부분을 차지하는 가변블록 SAD(Sum of Absolute Difference) 연산처리부의 고속회로 설계를 제안한다. 가변블록 SAD 연산의 고속처리를 위하여 기본블록(4×4) SAD 연산의 Wallace tree와 순차적인 CPA(Carry Propagate Adder) 연산과정을 가변블록의 SAD를 위한 기본 SAD 조합가산 연산과정의 Wallace tree와 병행처리 되도록 해서 가변블록 SAD 연산의 타이밍 임계경로를 줄이고자 하였다. 그리고 Wallace tree 내부의 압축기를 3:2/4:2/8:2 등으로 가변화시켜 최적의 고속화가 가능한 연산회로를 탐색하였다. 설계된 고속회로는 가변블록 Wallace tree간의 CPA를 병행 처리하여 지연시간을 12.8% 정도 감소시켰으며, 4:2압축기를 사용한 Wallace tree 구조가 6.7% 정도 지연시간을 감소시켜, 전체적으로는 19.5% 정도 가변블록 SAD 연산속도를 개선하게 되었다.

목차

요약
Abstract
Ⅰ. 서론
Ⅱ. 가변블록 SAD 연산회로 고속화
Ⅲ. 실험결과
Ⅳ. 결론
참고문헌

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