NRNS를 이용한 고속 곱셈기 구성 ( An Architecture for High-Speed Multifilter Using NRNS )

김선영 ,  김덕현 ,  김재공

대한전자공학회 학술대회

1983 .01

32 x 32 비트 고속 병렬 곱셈기 구조 ( An Architecture for 32 x 32 bit high speed parallel multiplier )

김영민 ,  조진호

전자공학회논문지-B

1994 .10

신경회로망을 이용한 5 * 5 비트 곱셈기와 12 * 12 비트 곱셈기 설계 ( Designed of 5 * 5 bit multiplier and 12 *12 bit multiplier using of Neural Network )

김태훈 ,  정호선 ,  이우일

대한전자공학회 학술대회

1989 .07

국가연구망의 발전방향 및 차세대 국가연구망 보안

이명선 ,  조부승 ,  박형우 외 1명

융합보안논문지

2016 .01

저전압 / 고속 8-bit 곱셈기의 설계

기훈재 ,  백우현 ,  김수원

대한전자공학회 학술대회

1995 .12

저전압 / 고속 8-bit 곱셈기의 설계 ( A Design of High Speed 8-bit Multiplier for Low Voltage Application )

기훈재 ,  백우현 ,  김수원

대한전자공학회 학술대회

1995 .11

고속 연산을 위한 64bit 가산기의 설계

오재환 ,  이영훈 ,  김상수 외 1명

대한전자공학회 학술대회

1998 .06

고속 연산을 위한 64bit 가산기의 설계 ( Design of high speed 64bit adder )

오재환 ,  이영훈 ,  김상수 외 1명

대한전자공학회 학술대회

1998 .07

Redundant Binary 구조를 이용한 16 ×16-bit 승산기 ( An 16 × 16-bit Multiplier with Redundant Binary Architecture )

김태민 ,  신건순

대한전자공학회 학술대회

1997 .01

유한체 GF(2^m)상의 고속 병렬 승산기의 설계

성현경

전자공학회논문지-SC

2006 .09

저전력 회로를 이용한 12 bit 병렬곱셈기

金鎭貞 ,  鄭德鎭

전기학회논문지

1998 .12

고속 4 : 2 컴프레서를 사용한 16 x 16 비트 병렬곱셈기 구조 ( A 16 x 16 bit Parallel Multiplier Architecture using High Speed 4 : 2 Compressor )

진용선 ,  정정화

한국통신학회논문지

2000 .06

32 비트 정수형 고속 병렬 곱셈기 구조 ( A structure for High Speed 32-bit Parallel Integer Multiplier )

송홍종 ,  김영민

대한전자공학회 학술대회

1993 .11

32 비트 정수형 고속 병렬 곱셈기 구조

송홍종 ,  김영민

대한전자공학회 학술대회

1993 .11

다치 논리를 이용한 승산기 설계 ( Design of Multiplier Using Multi-Valued Logic )

박진우 ,  양대영 ,  강수복 외 1명

대한전자공학회 학술대회

1997 .01

GF(2m)상의 효율적인 비트 - 시리얼 시스톨릭 곱셈기

이원호 ,  유기영

정보과학회논문지 : 시스템 및 이론

2006 .02

RSA 암호화 프로세서에 최적화한 32비트 곱셈기 설계

문상국

한국정보통신학회논문지

2009 .01

타입 Ⅱ 최적 정규기저를 갖는 유한체의 새로운 병렬곱셈 연산기

김창한 ,  지성연 ,  장상운 외 1명

정보보호학회논문지

2006 .08

Redundant Binary 연산을 이용한 고속 복소수 승산기 ( A High - Speed Complex Multiplier based on Redundant Binary Arithmetic )

신경욱

전자공학회논문지-C

1997 .02

전류모드 CMOS 다치 논리회로를 이용한 32×32-Bit Modified Booth 곱셈기 설계

이은실 ,  김정범

전자공학회논문지-SD

2003 .12