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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2005.3
- 수록면
- 43 - 51 (9page)
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본 논문에서는 다운 리터럴 회로(DLC)를 이용하여 4치 논리 게이트를 설계하였고, 이들 게이트를 이용하여 동기식 4치 up/down 카운터를 제안하였다. 제안된 카운터는 T-type 4치 플립플롭과 2×1 임계-t 멀티플렉서로 이루어져 있고, T-type 4치 플립플롭은 D-type 4치 플립플롭과 4치 논리 게이트들(모듈러-4 가산 게이트, 4치 인버터, 항등 셀, 4×1 멀티플렉서)로 구성되어 있다. 이 카운터의 모의실험 결과는 10[ns]의 지연시간과 8.48[mW]의 전력소모를 보여준다. 또한 다치논리 회로로 설계된 카운터는 상호결선과 칩 면적의 감소뿐만 아니라 디지트 확장의 용이함의 이점을 가진다.
목차
요 약
Abstract
Ⅰ. 서 론
Ⅱ. ν MOS와 DLC 회로
Ⅲ. 4치 논리 게이트
Ⅳ. 2-디지트 동기식 4치 up/down 카운터
Ⅴ. 모의 실험 결과 및 레이아웃
Ⅵ. 비교 검토 및 결론
참고문헌
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[학술지(정기간행물)] - D. Etiemble / / On the performance of the Multi -valued integrated Circuits Present an Future
[학술지(정기간행물)] - George Epstein / / Multiple-valued logic design an introduction Institute of Physics Publishing Ltd. 1993.
[학술지(정기간행물)] - T. Shibata / 1992.06 / A Functional MOS Transistor Featuring Gate-Level Weighted Sum and Threshold Operations 39 : 6 ~
[학술지(정기간행물)] - J. Shen / 1998.05 / Application of Neuron-MOS to Current -Mode Multi-Valued Logic Circuits : 128 ~ 133
[학술지(정기간행물)] - J. shen / 199905 / Down Literal circuit with Neuron-MOS Transistors and Its Applications : 180 ~ 185
[학술지(정기간행물)] - George Epstein / / Multiple-valued logic design an introduction Institute of Physics Publishing Ltd. 1993.
[학술지(정기간행물)] - T. Shibata / 1992.06 / A Functional MOS Transistor Featuring Gate-Level Weighted Sum and Threshold Operations 39 : 6 ~
[학술지(정기간행물)] - J. Shen / 1998.05 / Application of Neuron-MOS to Current -Mode Multi-Valued Logic Circuits : 128 ~ 133
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