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대한전자공학회 전자공학회논문지-SD 전자공학회논문지 SD편 제41권 제11호
발행연도
2004.11
수록면
61 - 68 (8page)

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오늘날 모든 칩들에는 보드레벨 테스트를 위한 IEEE 1149.1 TAP 컨트롤러가 설계되어 내장된다. 하지만 최근에는 보드레벨 테스트뿐만 아니라 기능적 목적을 위해서 TAP 컨트롤러가 내장되는 경우도 다수 존재한다. 따라서 이러한 IEEE 1149.1 TAP 컨트롤러 회로를 테스트하고 모니터링 할 수 있는 동시 에러 검출 (CED: Concurrent Error Detection) 테스트 기법이 개발되었다. 본 논문에서는 기존에 제안된 여러 종류의 CED 테스트 기법을 IEEE 1149.1 TAP 컨트롤러에 적용하여 최적의 면적 오버헤드 구현하는 기법에 대해 연구한다. 중복 기법과 패리티 예측 기법, 그리고 혼합 기법을 각각 연구하였으며, 혼합 기법이 IEEE 1149.1 TAP 컨트롤러를 테스트하는데 가장 적합한 CED 기법임을 실험을 통하여 알 수 있었다. 따라서 혼합 기법은 앞으로 IEEE 1149.1 TAP 컨트롤러를 테스트하는데 널리 사용될 수 있을 것이다. 또한 본 논문에서는 기존에 제안된 기법을 더욱 향상시켜 TAP 컨트롤러를 테스트하는 데에 소요되는 연적 오버헤드를 최소화 시켰다.

목차

요약

Abstract

Ⅰ. 서론

Ⅱ. 경계 주사 기법

Ⅲ. 동시 에러 검출 기법을 이용한 TAP 컨트롤러 테스트

Ⅳ. 개선된 테스트 응답 관측 기법

Ⅴ. 실험 결과

Ⅵ. 결론

참고문헌

저자소개

참고문헌 (11)

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[학술지(정기간행물)] - K. P. Parker / 1998. / The Boundary Scan Handbook google schola [학술지(정기간행물)] - B. Nadeau-Dostie / / Design for At-Speed Test, Diagnosis and Measurement google schola [학술지(정기간행물)] - / 2000. / Xilinx Virtex Application Notes google schola [학술지(정기간행물)] - A. T. Dahbura / 1989. / An Optimal Test Sequence for the JTAG/IEEE P1149.1 Test Access Port Controller google schola [학술지(정기간행물)] - S. Mitra / 2002. / Design for Testability and Testing of IEEE 1149.1 Tap Controller google schola

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