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이용수
Abstract
Ⅰ. 서론
Ⅱ. IEEE 1149.1 TAP 제어 구조
Ⅲ. 표준 TAP Controller 상태 흐름에서의 BIST 문제점
Ⅳ. BIST 최적화를 위한 TAP-Controller 설계
Ⅴ. 시뮬레이션
Ⅵ. 결론
참고문헌
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대한전자공학회 학술대회
1994 .11
고장 모델 기반 메모리 BIST 회로 생성 시스템 설계
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2005 .02
Pipeline 시스템의 Hazard 검출기를 위한 BIST 설계
대한전자공학회 학술대회
2003 .11
입력신호 그룹화 방법에 의한 BIST의 테스트 시간 감소 ( Test Time Reduction of BIST by Primary Input Grouping Method )
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2004 .11
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1996 .01
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전기학회논문지
1998 .07
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1999 .12
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전기학회논문지 D
2000 .06
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전자공학회지
1995 .12
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대한전자공학회 ISOCC
2007 .10
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2001 .07
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전자공학회논문지-SD
2007 .06
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대한전자공학회 학술대회
2003 .07
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대한전자공학회 학술대회
1994 .07
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대한전자공학회 학술대회
1994 .07
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1998 .11
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대한전자공학회 학술대회
1998 .11
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