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대한전자공학회 전자공학회논문지-IE 전자공학회논문지 TE편 제38권 제4호
발행연도
2001.12
수록면
1 - 6 (6page)

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차세대 VLSI에 사용될 트랜지스터는 그 채널길이가 nano급의 규모로 축소되어 제작되어야 한다. 최근 이 nano급 소자는 FIB 시스템을 이용하여 수 10nm의 폭을 갖는 절연선의 직접묘화방식으로 게이트, 소스/드레인이 하나의 평면에 정의되는 IPG방식의 트랜지스터가 연구되고 있다. 본 논문에서는 소스/드레인 구조의 형성을 MOS구조가 아닌 FIB시스템을 이용하여 IPG트랜지스터를 개발함에 있어서 SOI(Silicon on Insulator) 웨이퍼의 표면층에서 수10nm 깊이에 걸처 소스/드레인 영역의 도전성 채널로 이용될 2차원적인 전자층을 위한 인(P)의 열적 도핑과 FIB시스템을 이용하여 IPG트랜지스터를 만들 때 필연적으로 수행해야할 Ga+ 이온의 스캔(scan)이 소자의 전기적 특성에 미치는 영향을 고찰하였다.

목차

1. 서론

2. IPG 트랜지스터와 FIB 시스템

3. 실험결과 및 고찰

4. 결론

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