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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 저널정보
- 대한전자공학회 JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE Journal of Semiconductor Technology and Science Vol.25 No.1
- 발행연도
- 2025.2
- 수록면
- 94 - 101 (8page)
- DOI
- 10.5573/JSTS.2025.25.1.94
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In this brief, a fully-integrated output-capacitorless digital low-dropout regulator (DLDO) is proposed utilizing the parallel proportional and integral (PI) controllers to achieve reduced voltage undershoot (ΔV<sub>REG</sub>) and fast transient response time (T<sub>REC</sub>). The proposed PI controllers are implemented with the self-shifting bidirectional shift registers (SS-SRs) in coarse-fine dual loops along with complimentary PMOS and NMOS power transistors in coarse switch array and small-sized PMOS only transistors in fine switch array. Complimentary connections of PMOS and NMOS power transistors compensate for the load current (I<sub>LOAD</sub>) to reduce the ΔV<sub>REG</sub>, and smallsized PMOS reduces the steady-state voltage ripples. The proposed DLDO was designed and fabricated in a 65-nm CMOS process with an active area of 0.08 mm². Simulated results demonstrate that the proposed capacitor-less DLDO operates with an input voltage range of 0.7 V-1.2 V. For a load current step of 460 mA at VDD = 1.2 V, the proposed DLDO recovers a ΔV<sub>REG</sub> of 74 mV within 8 ns achieving an efficient load regulation of 0.004 mV/mA with a peak current efficiency of 99.58 %.
목차
Abstract
Ⅰ. INTRODUCTION
Ⅱ. PROPOSED CAPACITORLESS DLDO
Ⅲ. VALIDATION RESULTS
Ⅳ. CONCLUSIONS
REFERENCES
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