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저자정보
원재연 (가천대학교) 전민수 (가천대학교) 이주열 (가천대학교)
저널정보
대한전자공학회 대한전자공학회 학술대회 2024년도 대한전자공학회 추계학술대회 논문집
발행연도
2024.11
수록면
340 - 343 (4page)

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This paper presents the implementation and performance analysis of a self clocked Asynchronous DLDO without an external capacitor. The proposed DLDO architecture includes Logic-Threshold Triggered Comparator (LTTC) for voltage quantization and a Self-Shift Bi-directional Shift Registers (SS-BiSHRs) for internal clock generation. Additionally, a Unary Binary Scheme (UBS) is applied to the power transistor array to optimize both transient response and steady-state accuracy. Simulation result shows a load transient response 0.3us with an undershoot of 191.6mV and a quiescent current of 35.4μA at V<sub>DD</sub> 0.7V.

목차

Abstract
I. 서론
II. 본론
III. 시뮬레이션 결과
Ⅳ. 결론 및 향후 연구 방향
참고문헌

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