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논문 기본 정보

자료유형
학술저널
저자정보
정세민 (Dong-A University) 한시연 (Dong-A University) 강봉순 (Dong-A University)
저널정보
한국전기전자학회 전기전자학회논문지 전기전자학회논문지 제27권 제3호
발행연도
2023.9
수록면
273 - 279 (7page)

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이미지처리 하드웨어에서 이미지 필터링을 진행할 때 line memory의 사용은 필수적이다. line memory에 입력 데이터를 저장한 후 저장된 데이터를 사용하기 위해 동기를 맞춘 후 필터링을 진행한다. 이때 동기를 맞추기 위해 동기 발생기를 사용한다. 기존 동기 발생기의 경우 입력 동기 신호를 입력으로 들어오는 이미지의 1행만큼 지연시킨다. 만약 2행만큼 지연된 신호를 얻기 위해서는 모듈 2개를 연결하여 사용해야 한다. 해당 방식으로 하드웨어 설계 시 하드웨어의 크기가 커져 효율적으로 설계할 수 없다. 따라서 본 논문에서는 finite state machine을 추가하는 방식을 사용하여 여러 종류의 지연 신호를 생성하는 동기 발생기를 제안한다. 하드웨어 설계는 Verilog HDL로 코딩하였으며, field programmable gate array 보드를 이용하여 이미지처리 하드웨어에 적용하여 성능을 검증하였다.
#Sync generator #Finite state machine #Auto detection #Verilog #Xilinx

목차

Abstract
요약
Ⅰ. 서론
Ⅱ. 본론
Ⅲ. 하드웨어 합성 결과
Ⅳ. 결론
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