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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 저널정보
- 대한전자공학회 JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE Journal of Semiconductor Technology and Science Vol.21 No.5
- 발행연도
- 2021.10
- 수록면
- 334 - 339 (6page)
- DOI
- 10.5573/JSTS.2021.21.5.334
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Controlling the erase speed of a NAND flash is one of the challenges in memory technology. As the planar NAND flash has evolved to the vertically integrated gate-all-around (GAA), the number of stacks of word-lines (WL) was increased for better packing density. However, potential transfer through the silicon substrate or metal bit-line (BL) is insufficient with the increased number of stacks. Hence, we propose a novel V-NAND structure including multi-layered macaroni filler. The proposed macaroni filler is composed of a dielectric outer layer and a metallic core layer. The metallic core layer makes back-biasing is possible in V-NAND. As a result, erase speed can be improved without large modification of fabrication process or device layout.
목차
Abstract
I. INTRODUCTION
II. EXPERIMENTAL DETAILS
III. RESULTS AND DISCUSSION
IV. CONCLUSION
REFERENCES
참고문헌 (15)
참고문헌 신청
H. Tanaka, M. Kido, K. Yahashi, M. Oomura, R. Katsumata, M. Kito, Y. Fukuzumi, M. Sato, Y. Nagata, Y. Matsuoka, Y. Iwata, H. Aochi, and A. Nitayama “Bit Cost Scalable Technology with Punch and Plug Process for Ultra High Density Flash Memory,” IEEE Symp. VLSI Technol. Dig., Jun. 2007, pp. 14–15. doi: 10.1109/VLSIT.2007.4339708.
J. Jang et al., “Vertical Cell Array using TCAT (Terabit Cell Array Transistor) Technology for Ultra High Density NAND Flash Memory,” Proc. Symp. VLSI Technol., Jun. 2009, pp. 192–193.
M.-H. Baek, D.-B. Kim, S. Kim, S.-H. Lee, and B.- G. Park, “Process Variation on Arch-structured Gate Stacked Array 3-D NAND Flash Memory,” J. Semicond. Technol., vol. 17, no. 2, pp. 260–264. Apr. 2017, doi: 10.5573/JSTS.2017.17.2.260.
Y. Fukuzumi, Y. Matsuoka, M. Kito, M. Kido, M. Sato, H. Tanaka, Y. Nagata, Y. Iwata, H. Aochi, and A. Nitayama, “Optimal Integration and Characteristics of Vertical Array Devices for Ultra- High Density, Bit-Cost Scalable Flash Memory,” IEEE IEDM Tech. Dig., Dec. 2007, pp. 449–452. doi: 10.1109/IEDM.2007.4418970.
T.-H. Hsu, H.-T. Lue, E.-K. Lai, J.-Y. Hsieh, S.-Y. Wang, L.-W. Yang, Y.-C. King, T. Yang, K.-C. Chen, K.-Y. Hsieh, R. Liu, and C.-Y. Lu, “A High- Speed BE-SONOS NAND Flash Utilizing the Field-Enhancement Effect of FinFET,” IEEE IEDM Tech. Dig., Dec. 2007, pp. 913–916. doi: 10.1109/IEDM.2007.4419100.
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