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저자정보
서상혁 (서울대학교) 김수환 (서울대학교)
저널정보
대한전자공학회 대한전자공학회 학술대회 2021년도 대한전자공학회 하계종합학술대회 논문집
발행연도
2021.6
수록면
363 - 367 (5page)

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This paper presents an Single-Ended PAM-4 Receiver Side Equalizers. As growing industry needs for high-speed DRAM over 22Gb/s/pin, continuous-time linear equalizer (CTLE) and 1-tap decision feedback equalizer (DFE) circuits support up to 28Gb/s/pin are designed. In addition, CTLE and 1-tap DFE operations are analyzed through post-simulation via the 28-nm CMOS process.

목차

Abstract
I. 서론
II. 본론
Ⅲ. 모의 실험 및 분석
Ⅳ. 결론
참고문헌

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