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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 저널정보
- 대한전자공학회 JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE Journal of Semiconductor Technology and Science Vol.21 No.3
- 발행연도
- 2021.6
- 수록면
- 229 - 239 (11page)
- DOI
- 10.5573/JSTS.2021.21.3.229
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This paper proposes a receiver design incorporating both an adaptive continuous-time linear equalizer (CTLE) and an adaptive decision-feedback equalizer (DFE). The CTLE utilizes a merged rectifier and error amplifier, improving the DC gain and reducing the current consumption. Offset cancelation of the CTLE is performed by adaptively adjusting the load resistance of a CTLE cell. The DFE adopts the technique of using a slave latch behind a current summer for the relaxed timing constraint but excludes other auxiliary circuits that perform a master-latch function. The proposed low-pass filter with a hysteresis can suppress the oscillation of the DFE tap coefficients and the data level in the steady state. Fabricated in 28-nm CMOS process, the prototype receiver shows that the measured BER is less than 10<SUP>-14</SUP> at 10.4 Gb/s for an 18-inch FR4 trace and at 11.2 Gb/s for a 12-inch FR4 trace, respectively, with both the adaptive CTLE and the adaptive DFE activated. Operating at 11.2 Gb/s, the energy efficiency of the receiver is 5.36 pJ/bit.
목차
Abstract
I. INTRODUCTION
II. RECEIVER ARCHITECTURE
III. ADAPTIVE 3-TAP HALF-RATE DFE
IV. MEASUREMENT
V. CONCLUSIONS
REFERENCES
참고문헌 (15)
참고문헌 신청
J.-S. Choi, M.-S. Hwang, D.-K. Jeong, ”A 0.18-m CMOS 3.5-Gb/s Continuous-Time Adaptive Cable Equalizer Using Enhanced Low-Frequency Gain Control Method,” IEEE J. Solid-State Circuits, vol. 39, no. 3, pp. 419-425, Mar. 2004.
V. Stojanovic, A. Ho, B. W. Garlepp, F. Chen, J. Wei, G. Tsang, E. Alon, R. T. Kollipara, C. W. Werner, J. L. Zerbe, M. A. Horowitz, “Autonomous Dual-Mode (PAM2/4) Serial Link Transceiver with Adaptive Equalization and Data Recovery,” IEEE J. Solid-State Circuits, vol. 40, no. 4, pp. 1012-1026, Apr. 2005.
T. Beukema, M. Sorna, K. Selander, S. Zier, B. L. Ji, P. Murfet, J. Mason, W. Rhee, H. Ainspan, B. Parker, M. Beakes, “A 6.4-Gb/s CMOS SerDes Core with feed-forward and decision-feedback equalization,” IEEE J. Solid-State Circuits, vol. 40, no. 12, pp. 2633-2645, Dec. 2005.
A. Emami-Neyestanak, A. Varzaghani, J. F. Bulzacchelli, A. Rylyakov, C.-K. Ken Yang, D. J. Friedman, “A 6.0-mW 10.0-Gb/s Receiver with Switched-Capacitor Summation DFE,” IEEE J. Solid-State Circuits, vol. 42, no. 4, pp. 889-896, Apr. 2007.
K.-L. Wong, A. Rylyakov, C.-K. K. Yang, “A 5-mW 6-Gb/s Quarter-Rate Sampling Receiver With a 2-Tap DFE Using Soft Decisions,” IEEE J. Solid-State Circuits, vol. 42, no. 4, pp. 881-888, Apr. 2007.
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