지원사업
학술연구/단체지원/교육 등 연구자 활동을 지속하도록 DBpia가 지원하고 있어요.
커뮤니티
연구자들이 자신의 연구와 전문성을 널리 알리고, 새로운 협력의 기회를 만들 수 있는 네트워킹 공간이에요.
논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2017.12
- 수록면
- 416 - 419 (4page)
이용수
초록· 키워드
오류제보하기
본 논문에서는 고속 DDR3/DDR4 SDRAM을 위한 새로운 디지털 지연고정루프 (delay-locked loop: DLL)를 제안한다. 제안하는 디지털 DLL은 디지털 지연라인의 boundary switching 문제에 의한 jitter 증가 문제를 제거하기 위하여 위상보간 (phase interpolation) 방식의 파인지연라인 (fine delay line)을 채택하였다. 또한, 제안하는 디지털 DLL은 harmonic lock 문제를 제거하기 위하여 새로운 점진직 검색 (gradual search) 알고리즘을 사용한다. 제안하는 디지털 DLL은 1.1V, 38-nm CMOS DRAM 공정으로 설계되었으며, 0.25-2.0GHz의 주파수 동작 영역을 가진다. 2.0 GHz에서 1.1 ps의 피크-투-피크 (p-p) 지터를 가지며, 약 13 mW의 전력소모를 가진다.
목차
Abstract
요약
I. 서론
II. 회로 설계
III. 시뮬레이션 결과
IV. 결론
References
참고문헌 (5)
참고문헌 신청
[학술대회논문] - S. Han / 2012 / A high-resolution wide-range dual-loop digital delay-locked loop using a hybrid search algorithm / IEEE Asian Solid State Circuits Conference (A-SSCC) : 293 ~ 296
[학술지(정기간행물)] - Junsub Yoon / 2017 / A fast-locking harmonic-free digital DLL for DDR3 and DDR4 SDRAMs / IEICE Electronics Express 14 (2) : 20161020 ~ 20161020
[학술지(정기간행물)] - Rong-Jyi Yang / 2007 / A 40–550 MHz Harmonic-Free All-Digital Delay-Locked Loop Using a Variable SAR Algorithm / IEEE Journal of Solid-State Circuits 42 (2) : 361 ~ 373
[학술지(정기간행물)] - Ji-Hoon Lim / 2016 / A Delay Locked Loop With a Feedback Edge Combiner of Duty-Cycle Corrector With a 20%–80% Input Duty Cycle for SDRAMs / IEEE Transactions on Circuits and Systems II: Express Briefs 63 (2) : 141 ~ 145
[학술지(정기간행물)] - Lei Wang / 2010 / An Implementation of Fast-Locking and Wide-Range 11-bit Reversible SAR DLL / IEEE Transactions on Circuits and Systems II: Express Briefs 57 (6) : 421 ~ 425
[학술지(정기간행물)] - Junsub Yoon / 2017 / A fast-locking harmonic-free digital DLL for DDR3 and DDR4 SDRAMs / IEICE Electronics Express 14 (2) : 20161020 ~ 20161020
[학술지(정기간행물)] - Rong-Jyi Yang / 2007 / A 40–550 MHz Harmonic-Free All-Digital Delay-Locked Loop Using a Variable SAR Algorithm / IEEE Journal of Solid-State Circuits 42 (2) : 361 ~ 373
[학술지(정기간행물)] - Ji-Hoon Lim / 2016 / A Delay Locked Loop With a Feedback Edge Combiner of Duty-Cycle Corrector With a 20%–80% Input Duty Cycle for SDRAMs / IEEE Transactions on Circuits and Systems II: Express Briefs 63 (2) : 141 ~ 145
[학술지(정기간행물)] - Lei Wang / 2010 / An Implementation of Fast-Locking and Wide-Range 11-bit Reversible SAR DLL / IEEE Transactions on Circuits and Systems II: Express Briefs 57 (6) : 421 ~ 425
함께 읽어보면 좋을 논문
논문 유사도에 따라 DBpia 가 추천하는 논문입니다. 함께 보면 좋을 연관 논문을 확인해보세요!
-
An All-digital Delay-locked Loop using a Lock-in Pre-search Algorithm for High-speed DRAMs
JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE
2017 .12
-
A High-Resolution Dual-Loop Digital DLL
JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE
2016 .08
-
A Digital DLL with 4-Cycle Lock Time and 1/4 NAND-Delay Accuracy
JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE
2016 .08
-
Harmonic Lock을 예방하고 PVT Variation에 둔감한 Multiplying Delay Locked Loop 설계
대한전자공학회 학술대회
2021 .06
-
A DLL-based reference-less CDR with ISI jitter reduction scheme for clock-embedded signaling in 65nm process
IDEC Journal of Integrated Circuits and Systems
2017 .10
-
A Random and Systematic Jitter Suppressed DLL-Based Clock Generator with Effective Negative Feedback Loop
IDEC Journal of Integrated Circuits and Systems
2017 .01
-
0.11-2.5 ㎓ All-digital DLL for Mobile Memory Interface with Phase Sampling Window Adaptation to Reduce Jitter Accumulation
JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE
2017 .06
-
지연 고정 루프 회로의 지터 분석 및 저감 방법 연구
대한전자공학회 학술대회
2022 .11
-
LDB2 regulates the expression of DLL4 through the formation of oligomeric complexes in endothelial cells
BMB Reports
2018 .01
-
DLL Injection을 통한 SSL 복호화
한국정보과학회 학술발표논문집
2015 .12
-
위상 회전자를 이용한 LPDDR5용 1-3.75㎓ 디지털 지연 고정 루프 (DLL)
대한전자공학회 학술대회
2020 .08
-
A Jitter Suppressed DLL-Based Clock Generator
한국정보통신학회논문지
2017 .07
-
계층화된 쓰레드 생성을 이용한 DLL 삽입 탐지기술 우회 공격 기법
전기전자학회논문지
2023 .09
-
An Area-Efficient Multi-Phase Fractional-Ratio Clock Frequency Multiplier
JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE
2016 .02
-
DLL/API 통계적 분석을 통한 Feature 추출 및 Machine Learning 기반 악성코드 탐지 기법
한국통신학회논문지
2018 .04
-
Frequency discriminator for the fine dust sensor
IDEC Journal of Integrated Circuits and Systems
2021 .01
-
Synergistic antitumor activity of a DLL4/VEGF bispecific therapeutic antibody in combination with irinotecan in gastric cancer
BMB Reports
2020 .01
-
Section, DLL feature 기반 악성코드 분석 기술 연구
정보보호학회논문지
2017 .10
-
영상데이터 전송을 위한 저전력 DDR2 Controller
Proceedings of KIIT Conference
2021 .06
이 논문의 저자 정보
최근 본 자료
댓글(0)
0
UCI(KEPA) : I410-ECN-0101-2018-056-001651037