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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2008.1
- 수록면
- 224 - 229 (6page)
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In the paper, a new Constraint algorithm is proposed to solve the fan-in problem occurred in the encoding circuitry of an ADC. The Flash ADC architecture uses a Double-Base Number System(DBNS). The DBNS has been known to represent the Multidimensional Logarithmic Number System (MDLNS) used for implementing the multiplier accumulator architecture of FIR filter in Digital Signal Processing (DSP) applications. The authors use the DBNS with the base 2 and 3 in designing ADC encoder circuits, which is called as Double Base Integer Encoder(DBIE). A symmetric map is analyzed first, and then asymmetric map is followed to provide addition ready DBNS for DSP circuitry. The simulation results of the DBIE circuits in 6-bit and 8-bit ADC show the effectiveness of the Constraint algorithm with 0.18 CMOS technology. The DBIE yields faster processing speed compared to the speed of Fat Tree Encoder (FAT) circuits by 17% at more power consumption by 39%.
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Chia-Chun Tsai / 2004 / New Power Saving Design Method for CMOS Flash ADC / The 47th IEEE International Midwest Symposium on Circuit and System : Ⅲ-371 ~ Ⅲ-374
D.P. Dimitrov / 2006 / 8-bit semi-Flash A/D Converter / Proceedings of the International Conference Mixed Design of Integrated Circuits and System : 171 ~ 174
Daegyu Lee / 2002 / Design Method and Automation of Comparator Generation for Flash A/D Converter / IEEE International Symposium on Quality Electronic Design : 138 ~ 142
Daegyu Lee / 2002 / Fat Tree Encoder design for Ultra-high speed Flash A/D Converters / The 45th Midwest Symposium on Circuits and Systems : 87 ~ 90
G. Gilbert / 2005 / Multipath greedy algorithm for canonical representation of numbers in the double base number system / IEEE-NEWCAS Conference : 39 ~ 42
D.P. Dimitrov / 2006 / 8-bit semi-Flash A/D Converter / Proceedings of the International Conference Mixed Design of Integrated Circuits and System : 171 ~ 174
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