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논문 기본 정보
- 자료유형
- 학술대회자료
- 저자정보
- 발행연도
- 2009.11
- 수록면
- 325 - 328 (4page)
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Digital signal processing (DSP) system has been widely used in telecommunication, audio, video, avionics, bio-medical instruments, and portable electronic products. However, DSP needs fast multipliers and adders to process signals at real time. The Double Base Number System (DBNS) can process arithmetic operation fast due to the multidimensional logarithmic number feature, which is suitable for multiplier accumulator architecture of DSP. This system can reduce the hardware complexity by inner product operation. This paper uses the DBNS to improve the DSP arithmetic operation speed with the flash ADC. A 6-bit flash ADC is designed with the 0.18 μm CMOS technology. The HSPICE simulation of proposed coding technique shows 11% and 100% improvement in speed compared with FAT tree encoder and ROM based encoder respectively. In addition, the circuit saved up to 8.16% and 174.85% in power consumption.
목차
Abstract
I. INTRODUCTION
II. CONVERSION REAL ANALOG INPUTS TO DOUBLE-BASE NUMBERS
III. DBNS FIR FILTER
IV. CIRCUIT IMPLEMENTATION
V. SIMULATION RESULTS
VI. CONCLUSIONS
ACKNOWLEDGMENT
REFERENCES
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