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저자정보
Hamed Abbasizadeh (Sungkyunkwan University) Behnam Samadpoor Rikan (Sungkyunkwan University) Dong-Soo Lee (Sungkyunkwan University) Abbas Syed Hayder (Sungkyunkwan University) Kang-Yoon Lee (Sungkyunkwan University)
저널정보
대한전자공학회 IEIE Transactions on Smart Processing & Computing IEIE Transactions on Smart Processing & Computing Vol.3 No.6
발행연도
2014.12
수록면
416 - 424 (9page)

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This paper presents an 8-bit pipelined analog-to-digital converter. The supply voltage applied for comparators and other sub-blocks of the ADC were 0.7V and 0.5V, respectively. This low power ADC utilizes the capacitive charge pump technique combined with a source-follower and calibration to resolve the need for the opamp. The differential charge pump technique does not require any common mode feedback circuit. The entire structure of the ADC is based on fully dynamic circuits that enable the design of a very low power ADC. The ADC was designed to operate at 1MS/s in 90nm CMOS process, where simulated results using ADS2011 show the peak SNDR and SFDR of the ADC to be 47.8 dB (7.64 ENOB) and 59 dB respectively. The ADC consumes less than 1mW for all active dynamic and digital circuitries.
#Pipeline ADC #Charge-pump #Opamp-less #Low-power #Dynamic comparator #Low voltage

목차

Abstract
1. Introduction
2. Capacitive charge pump circuit
3. Dynamic comparator design
4. ADC topology and Performance Evaluation
5. Conclusion
References

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