3차원 적층 반도체에서의 열관리

김성동

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자료유형: 학술저널

저자정보: 김성동

저널정보: 한국마이크로전자및패키징학회 마이크로전자 및 패키징학회지 마이크로전자 및 패키징학회지 제22권 제2호

발행연도: 2015.1

수록면: 5 - 9 (5page)

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Thermal management becomes serious in 3D stacked IC because of higher heat flux, increased power generation, extreme hot spot, etc. In this paper, we reviewed the recent developments of thermal management for 3D stacked IC which is a promising candidate to keep Moore’s law continue. According to experimental and numerical simulation results, Cu TSV affected heat dissipation in a thin chip due to its high thermal conductivity and could be used as an efficient heat dissipation path. Other parameters like bumps, gap filling material also had effects on heat transfer between stacked ICs. Thermal aware circuit design was briefly discussed as well.

#TSV #3D IC #thermal via #thermal management

참고문헌 (21)

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A. Fourmigue / 2014 / Efficient transient thermal simulation of 3D ICs with liquid-cooling and through silicon vias / Design, Automation and Test in Europe Conference and Exhibiti

B. Sung / 2006 / Thermal enhancement of stacked dies using thermal vias / Master / university of Texas Arlington

D. J. Frank / 2002 / Power-constrained CMOS scaling limits / IBM Journal of Research and Development 46 (2) : 235 ~

D. Liu / 2014 / Three-Dimensional and 2.5 Dimensional Interconnection Technology: State of the Art / Journal of Electronic Packaging 136 (1) : 014001 ~

G. Wielgoszewski / 2014 / Investigation of thermal effects in through-silicon vias using scanning thermal microscopy / Micron 66 : 63 ~

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김성동

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